VHDL文本输入设计流程

STEP1：建立工作库文件夹STEP2：输入设计项目原理图/VHDL文本代码STEP3：存盘，注意原理图/文本取名STEP4：将设计项目设置成ProjectSTEP5：选择目标器件STEP11：硬件测试STEP9：引脚锁定并编译STEP8：仿真测试和波形分析STEP7：建立仿真波形文件STEP6：启动编译STEP10：编程下载/配置VHDL文本输入设计流程(maxlplusII)VHDL文本输入设计方法初步为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！1编辑输入并保存VHDL源文件新建一个设计文件使用文本输入方法设计，必须选择打开文本编辑器在文本编辑窗中输入VHDL文件并存盘建立文本编辑器对话框文本编辑窗用键盘输入设计文件：多路选择器存盘文件名必须取为：mux21a.vhd注意，要存在自己建立的文件夹中文件存盘后，关键词将改变颜色！否则文件名一定有错！2将当前设计设定为工程设定当前文件为工程首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径指向的改变注意，此路径指向当前的工程！首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来选择编译器编译窗3选择VHDL文本编译版本号和排错设定VHDL编译版本号选择此项选择VHDL1993项选择此项消去这里的勾编译出错！3选择VHDL文本编译版本号和排错确定设计文件中的错误打开错误提示窗错误所在错误所在改正错误完成编译！首先选择此项，为仿真测试新建一个文件时序仿真选择波形编辑器文件从SNF文件中输入设计文件的信号节点点击“LIST”SNF文件中的信号节点用此键选择左窗中需要的信号进入右窗最后点击“OK”消去这里的勾，以便方便设置输入电平在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)选择ENDTIME调整仿真时间区域。选择65微秒比较合适用此键改变仿真区域坐标到合适位置。点击‘1’，使拖黑的电平为高电平先点击‘b’，将其点为黑色然后先点击此处将弹出时钟周期设置窗设置输入信号‘b’的周期为800ns设置输入信号‘a’的周期为2us仿真波形文件存盘！选择仿真器运行仿真器4时序仿真mux21a仿真波形引脚锁定可选择键8作为多路选择器的输入“s”选择实验电路结构图6可选择输出“y”的信号从扬声器输出信号a和b输入两个不同频率的时钟信号键8的引脚名作为“s”信号键8的引脚名对应的引脚号选择实验板上插有的目标器件扬声器引脚号为：99信号b由“clock0”输入时钟信号，引脚号为：126信号a由“clock5”输入时钟信号，引脚号为：56注意，对于GWAK30+板，时钟引脚必须查阅以下“时钟了解表1”引脚对应情况实验板位置多路选择器信号通用目标器件引脚名目标器件EP1K30TC144引脚号1、键8：sPIO13272、扬声器ySPEAKER993、时钟输入信号bCLOCK01264、时钟输入信号aCLOCK556选择引脚锁定选项引脚窗此处输入信号名此处输入引脚名按键“ADD”即可注意引脚属性错误引脚名将无正确属性！再编译一次，将引脚信息进去选择编程器，准备将设计好的半加器文件下载到目器件中去编程窗在编程窗打开的情况下选择下载方式设置选择此项下载方式下载（配置）成功！5硬件测试选择电路模式为“6”模式选择键“s”为高’电平注意时钟频率选择CLOCK5：a频率选择1024HzCLOCK0：b频率选择256Hz