2015年《FPGA技术》考试题型示范

12015年《FPGA技术》考试题型示范一、填空题。（每题1分，共15分）1.将硬件描述语言转化为硬件电路的过程称为。2.是基于查找表结构的可编程逻辑器件。3..早期的是从GAL的结构扩展而来。4．不正确使用else的不完整的IF语句，其综合结果会产生。5.FPGA/CPLD配置方式中，由由可编程逻辑器件引导的配置过程称为。二、问答题（每题5分，共20分）1．简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真，不做时序仿真，设计的正确性是否能得到保证。2.基于EDA软件的FPGA/CPLD设计流程为？3.从互联结构上，可编程逻辑器件可分为哪两类？其特点是什么？三、程序分析1、程序补充完整空（1）shifter(空（2）,clr,dout);inputdin,clk,clr;Output空（3）dout;reg[7：0]dout;always@(posedgeclkorposedge)beginif(空（4）)dout=8'b00000000;elsebegindout=dout1;dout[0]=din;end空（5）endmodule２.分析test22模块功能1）说明其中任务my_and的功能。2）根据测试文件test_tp所描述的时间和激励信号输入，绘出相应的输入输出功能仿真波形图。moduletest22(code,a,b,c);input[1:0]code;2input[3:0]a,b;output[4:0]c;reg[4:0]c;taskmy_and;input[3:0]a,b;output[4:0]out;integeri;beginout[4]=1'b0;for(i=3;i=0;i=i-1)out[i]=a[i]&b[i];endendtaskalways@(codeoraorb)begincase(code)2'b00:my_and(a,b,c);2'b01:c=a|b;2'b10:c=a-b;2'b11:c=a+b;default:c=4'b0000;endcaseendendmodule`timescale1ns/100psmoduletest_tp;reg[3:0]a,b;reg[1:0]code;wire[4:0]c;parameterDELY=100;test22u1(code,a,b,c);initialbegincode=4'd0;a=4'b0000;b=4'b1111;#DELYcode=4'd0;a=4'b0111;b=4'b1101;#DELYcode=4'd1;a=4'b0001;b=4'b0011;#DELYcode=4'd2;a=4'b1001;b=4'b0011;#DELYcode=4'd3;a=4'b0011;b=4'b0001;3#DELYcode=4'd3;a=4'b0111;b=4'b1001;#DELY$finish;endendmodule3.画出下面程序描述的有限状态机的状态转移图modulefsm(Clock,Reset,A,F,G);inputClock,Reset,A;outputF,G;regF,G;reg[1:0]cur_state;parameterIdle=2’b00,Start=2’b01,Stop=2’b10,Clear=2’b11;always@(posedgeClock)if(!Reset)begincur_state=Idle;F=0;G=0;endelsecase(cur_state)idle:beginif(A)begincur_state=Start;G=0;endelsecur_state=idle;endstart:if(!A)cur_state=Stop;elsecur_state=start;Stop:beginif(A)begincur_state=Clear;F=1;endelsecur_state=Stop;end4Clear:beginif(!A)begincur_state=Idle;F=0;G=1;endelsecur_state=Clear;endendcaseendmodule4、根据下面的VerilogHDL代码,画出综合后的电路图。moduletest12(out,clk,in1,in2,in3,in4);inputin1,in2,in3,in4,clk;outputout;regout;regtemp1,temp2;always@(posedgeclk)begintemp1=in1|in2;temp2=temp1&in3;out=temp2&in4;endendmodule四、编程题。1.根据图一所示的原理图写出相应的VerilogHDL程序，其中例化名为inst1,inst2，inst3的模块均是上升沿触发的触发器。5图一2.设计一个序列检测器,用于检测串行的二进制序列,每当连续输入三个或三个以上的1时,序列检测器的输出flag_out=1’b1，否则其它情况下输出flag_out=1’b0。（１）画出状态图。（２）写出实现程序。（３）设时钟clk仿真周期为400ns，试编写仿真输入激励信号的测试文件，画出该测试文件对应的输出信号的波形；