第8章-组合逻辑电路

主编李中发制作李中发2005年1月电子技术第8章组合逻辑电路学习要点•掌握组合逻辑电路的分析方法与设计方法•掌握利用二进制译码器和数据选择器进行逻辑设计的方法•理解加法器、编码器、译码器等中规模集成电路的工作原理和逻辑功能•了解加法器、编码器、译码器等中规模集成电路的使用方法第8章组合逻辑电路•8.1组合逻辑电路的分析与设计•8.2加法器与数值比较器•8.3编码器•8.4译码器•8.5数据选择器与数据分配器组合逻辑电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）。8.1组合逻辑电路的分析与设计ABCF&&&&8.1.1组合逻辑电路的分析逻辑图逻辑表达式11最简与或表达式化简2ABXBCYCAZXYZF2CABCABF从输入到输出逐级写出ACBCABXYZFABCF00000101001110010111011100010111最简与或表达式3真值表CABCABF34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出F为1，否则输出F为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4Z≥1≥111ABCFXY≥1逻辑图BBACBABYXZFBYXZBAYCBAX逻辑表达式例：BABBABBACBAF最简与或表达式真值表ABCF00000101001110010111011111111100ABCY&用与非门实现电路的输出F只与输入A、B有关，而与输入C无关。F和A、B的逻辑关系为：A、B中只要一个为0，F=1；A、B全为1时，F=0。所以F和A、B的逻辑关系为与非运算的关系。电路的逻辑功能ABBAFABCFXYZ&&&≥1&逻辑图逻辑表达式例：最简与或表达式ABCCABCBABCAZYXFABCCZABCBYABCAXABCCBACBACBAF))((真值表电路的逻辑功能ABCF00000101001110010111011110000001由真值表可知，当3个输入变量A、B、C取值一致时，输出F=1，否则输出F=0。所以这个电路可以判断3个输入变量的取值是否一致，故称为判一致电路。逻辑图逻辑表达式例：最简与或表达式Y&&&&A&F1F2BCBCBCAFBCAF21BCABCBCAFBCAF21真值表电路的逻辑功能ABCF1F20000010100111001011101111010101101010111由真值表可知，当3个输入变量A、B、C表示的二进制数小于或等于2时，F1=1；当这个二进制数在4和6之间时，F2=1；而当这个二进制数等于3或等于7时F1和F2都为1。因此，这个逻辑电路可以用来判别输入的3位二进制数数值的范围。8.1.2组合逻辑电路的设计真值表电路功能描述例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为F。并设开关A、B掷向上方时为1，掷向下方时为0；灯亮时F为1，灯灭时F为0。根据逻辑要求列出真值表。1穷举法1BA～220VF实际电路图：ABF0001101110012逻辑表达式或卡诺图最简与或表达式化简32ABBAF已为最简与或表达式4逻辑变换5逻辑电路图ABF=1用与非门实现BAY用同或门实现ABF&&1&1真值表电路功能描述例：用与非门设计一个交通报警控制电路。交通信号灯有红、绿、黄3种，3种灯分别单独工作或黄、绿灯同时工作时属正常情况，其他情况均属故障，出现故障时输出报警信号。设红、绿、黄灯分别用A、B、C表示，灯亮时其值为1，灯灭时其值为0；输出报警信号用F表示，灯正常工作时其值为0，灯出现故障时其值为1。根据逻辑要求列出真值表。1穷举法1ABCFABCF000001010011100010010111011101112逻辑表达式最简与或表达式化简324逻辑变换ABCCABCBACBAF3ACABCBABBACCCABCBACBAABCCABABCCBAF)()(4ACABCBAF5逻辑电路图ACABCBAF5ABCF&&&&111真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为F，根据逻辑要求列出真值表。1穷举法1ABCFABCF000001010011000010010111011101112ABCCABCBAF2逻辑表达式ABCF&&&3最简与或表达式化简45逻辑变换逻辑电路图3化简45ACABFACABBBACCCABCBAABCCABABCABCCABCBAF)()(例旅客列车按发车的优先级别依次分为特快、直快和普客3种，若有多列列车同时发出发车的请求，则只允许其中优先级别最高的列车发车。试设计一个优先发车的排队逻辑电路。真值表电路功能描述1穷举法1设输入变量为A、B、C，分别代表特快、直快和普客3种列车，有发车请求时其值为1，无发车请求时其值为0。输出发车信号分别用F1、F2、F3表示，F1=1表示允许特快列车发车，F2=1表示允许直快列车发车，F3=1表示允许普客列车发车。根据3种列车发车的优先级别，可列出该优先发车的排队逻辑电路的真值表。ABCF1F2F30000010100111001011101110000010100101001001001002逻辑表达式及化简2CBAFBABCACBAFAABCCABCBACBAF3213画逻辑图3F3AF2&&11F1BCCBAFBAFAF321例使用与非门设计一个3输入、3输出的组合逻辑电路。输出F1、F2、F3为3个工作台，由3个输入信号A、B、C控制，每个工作台必须接收到两个信号才能工作：当A、B有信号时F1工作，B、C有信号时F2工作，C、A有信号时F3工作。真值表电路功能描述1穷举法1设A、B、C有信号时其值为1，无信号时其值为0；F1、F2、F3工作时其值为1，不工作时其值为0。根据要求，可列出该问题的真值表。ABCF1F2F30000010100111001011101110000000000100000011001112逻辑表达式及化简2CAABCCBAFBCABCBCAFABABCCABF3213画逻辑图3CAFBCFABF321F3AF2&1F1BC&1&11、半加器8.2.1加法器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表AiBiSiCi0001101100101001iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCi∑CO半加器符号半加器电路图加数本位的和向高位的进位8.2加法器与数值比较器2、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。AiBiCi-1SiCi0000010100111001011101110010100110010111Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。iiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBAC1111)()(11111111111)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBASiiiiiiBACBAC1)(全加器的逻辑图和逻辑符号=1&&AiBiCi-1SiCi逻辑图图2-2-3全加器的逻辑图和符号&=11iiiiCBASAiBiCi-1SiCiCICO∑逻辑符号图2-2-3全实现多位二进制数相加的电路称为加法器。串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。C3S3C2S2C1S1C0S0C0-1A3B3A2B2A1B1A0B0∑COCICOCI∑∑∑COCICOCICICICICICICICICI特点：进位信号是由低位向高位逐级传递的，速度不高。为了提高运算速度，在逻辑设计上采用超前进位的方法，即每一位的进位根据各位的输入同时预先形成，而不需要等到低位的进位送来后才形成，这种结构的多位数加法器称为超前进位加法器。8.2.2数值比较器用来完成两个二进制数的大小比较的逻辑电路称为数值比较器。设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。ABL1(AB)L2(AB)L3(A=B)000110110010101000011位数值比较器BABAABBALBALBAL321AB11≥1L2(AB)L3(A=B)L1(AB)&&逻辑表达式逻辑图8.3.1二进制编码器实现编码操作的电路称为编码器。输入输出Y2Y1Y0I0I1I2I3I4I5I6I70000010100111001011001113位二进制编码器输入8个互斥的信号输出3位二进制代码真值表8.3编码器753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4I3I2I1Y2Y1Y0由或门构成≥1≥1≥1逻辑表达式逻辑图I7I6I5I4I3I2I1Y2Y1Y0&&&由与非门构成1111111753107632176542IIIIYIIIIYIIIIY输入I输出Y3Y2Y1Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0000000100100011010001010110011110001001输入10个互斥的数码输出4位二进制代码真值表8.3.2二－十进制编码器9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑表达式I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y0由或门构成≥1≥1≥1≥1逻辑图9753107632176542983IIIIIYIIIIYIIIIYIIYI9I8I7I6I5I4I3I2I1Y3Y2Y1Y0111111111&&&&在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。输入I7I6I5I4I3I2I1I0输出Y2Y1Y01　×　×　×　×　×　×　×0　1　×　×　×　×　×　×0　0　1　×　×　×　×　×000　1×　×　×　×00001×　×　×000001×　×0000001×00000001111110101100011010001000真值表8.3.3优先编码器12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑图1111≥1≥1&≥1&Y2Y1Y0I7I6I5I4I3I2I1I08线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中