自动布局布线软件

浙大微电子自动布局布线软件2012年04月18日1/74浙大微电子IC典型流程功能要求系统建模电路仿真手工设计版图后仿真满足满足不满足不满足行为设计（Verilog/VHDL）行为仿真时序仿真版图自动布局、布线流片、封装、测试不满足满足满足不满足不满足后仿真综合、优化网表满足流片、封装、测试功能要求系统建模MatlabModelsim,Questasim,MuxplusIIDesignCompilerAstro，Encounter数字VLSI流程MatlabSpectreVirtuoso,lakerCalibre模拟IC流程SpectreModelsim,Questasim,MuxplusII2/74浙大微电子主要内容自动布局布线基本概念自动布局布线工具介绍Astro工具使用后仿真演示3/74浙大微电子自动布局布线基本概念版图，GDS，（GraphicDataSystem）,用来控制集成电路光掩膜绘制。自动布局+自动布线=画完版图4/74浙大微电子5/74浙大微电子自动布局布线工具介绍1.Synopsys的Astro。2002年以前叫Apollo,2007年以后软件名称改为ICCompiler(ICC)。2.Cadence的SOCEncounter6/74浙大微电子两个工具比较工艺库格式不同，Astro需要二进制db格式，Encounter需要ASCII形式的.lef文件Astro一个进程可以打开多个cell，命令行不占用Terminal，而Encounter一个进程只能打开一个cell，命令行占用Terminal。Astro能读入GDS，支持CELview，Encounter不支持读入GDS。Astro没有提供Calibre的接口，不能读入CalibreDRC的结果，Encounter可以直接读入Calibre的运行结果7/74浙大微电子Astro自动布局布线流程参考库时序约束文件IO管脚排列文件工艺文件门级网表数据输入布局规划布局时钟综合布线静态时序分析，后仿真DRC、LVS流片8/74浙大微电子数据输入工艺库文件--是Foundry或IP提供商提供的各种库（标准单元库、IO库、SRAM库和IP库）和工艺文件--网站下载设计文件—网表文件（.sv文件）和时序约束文件（.sdc文件）--都是DC综合得到管脚排列文件（.tdf文件）--手动编写,保存成XXX.tdf到任意你能找到目录里。课件中是在软件启动目录下创建了一个data目录来保存tdf文件9/74浙大微电子IO管脚排列文件IO顺序插入一些特殊的IO单元：IO电源IO地Corner10/74浙大微电子;1.1Vdigitalcorepower/groundinsertPadVDDPVDD1RNVDDVDDinsertPadVSSPVSS1RNVSSVSS;3.3VdigitalIOpower/grounddbCreateCellInst(geGetEditCell)PVDD2RNVDD_IO0No'(00)fsk0323dbCreateCellInst(geGetEditCell)PVSS2RNVSS_IO0No'(00)fsk0323;CornercelldbCreateCellInst(geGetEditCell)PCORNERRNCORNER10No'(00)fsk0323dbCreateCellInst(geGetEditCell)PCORNERRNCORNER20No'(00)fsk0323dbCreateCellInst(geGetEditCell)PCORNERRNCORNER30No'(00)fsk0323dbCreateCellInst(geGetEditCell)PCORNERRNCORNER40No'(00)fsk0323tdfPurgePadConstrpadCORNER1BottompadCORNER2RightpadCORNER3ToppadCORNER4LeftpadVDD_IOleft1padVSS_IOleft2paddata_in_blocktop1padfsk_out_blocktop2padVDDright1padVSSright2padclk_blockbottom2paden_blockbottom1IO管脚排列文件--tdfinsertPad使用方法：insertPadnetNamepadCellNamepadNameconnectPindbCreateCellInst使用方法：dbCreateCellInstcellIdchildLibNamechlidCellNamechilidInstNamerotationStrmirrorStrPointstopCellName11/74注意空格浙大微电子工具启动创建软件启动目录mkdirastro进入软件启动目录cdastro创建保存tdf文件的目录datasource/opt/demo/synopsys.envastro_shell&12/74浙大微电子工具界面命令输入例如：help“insertPad”查看insertPad命令使用方法13/74浙大微电子创建设计库TechnologyFile:/home/smic/smic_40/SCC40NLL_HS_RVT_V0p1a/astro/tf/scc40nll_hs_7lm_1tm.tf14/74浙大微电子打开设计库15/74浙大微电子设计文件导入1/316/74任意名逻辑综合后得到的网表的顶层模块名浙大微电子设置电源线VDD地线VSS设计文件导入2/317/74浙大微电子添加两个参考库一个是标准单元一个是IO设计文件导入3/3/home/smic/smic_40/SCC40NLL_HS_RVT_V0p1a/astro/SCC40NLL_HS_RVT_V0p1/home/smic/smic_40/SP40NLLD2RN_3P3V_V0p2/apollo/SP40NLLD2RN_3P3V_V0p1_7MT_1TM/18/74浙大微电子打开设计单元（Cell）19/74浙大微电子布局规划确定芯片的尺寸、模块的位置、标准单元的排列形式、IO单元及宏单元的位置放置、电源和地线的分布20/74浙大微电子布局规划--流程整体规划电源/地线规划加PadFiller1.装载IO管脚排列文件2.芯片面积、标准单元布局方式的选择3.宏单元放置1.将标准单元、IO单元和宏单元的电源、地端口与电源线、地线相连。2.在核(Core)和IO单元之间加入电源/地环(ring)。加布局障碍3.加Strap。4.将芯片的Ring连接到电源/地IO的电源、地端口。21/74浙大微电子整体规划—装载IO管脚排列文件22/74浙大微电子整体规划—标准单元布局芯片面积受两方面因素决定：pad限制的设计(PadLimitedDesign)，IO数量较多。core限制的设计(CoreLimitedDesign)，标准单元和宏单元（SRAM和IP）的数量较多。23/74浙大微电子整体规划—标准单元布局在设计窗口中选择DesignSetup-setupfloorplan24/74浙大微电子IO摆放IO之间的间距取决于封装厂封装水平25/74浙大微电子电源/地线规划电源/地线网络分布在整个芯片，其作用：为每一个单元提供稳定的电压直接关系到芯片的性能一个完整的电源/地网络的设计还应考虑：电压降（lRDrop）电迁移（EM，Electromigration）26/74浙大微电子电源/地环规划在核（Core）和IO单元之间加入电源/地环（ring）。连接内部电源/地和电源/地IO的纽带。电源/地环上的电流是最大的，因此它的线宽也最大。（一般是1mA/um）在设计窗口中选择PreRoute-Rectangular27/74浙大微电子电源/地线规划将标准单元和宏单元的电源、地端口与电源线、地线进行逻辑相连。在设计窗口中选择PreRoute-ConnectPortstoP/G28/74浙大微电子VDD的nettype是PowerVSS的nettype是Ground电源/地线规划29/74浙大微电子电源/地环与电源/地Pad连接再连接VSS30/74浙大微电子加PadFiller加PadFiller是为了填充IO单元与IO单元之间的间隙，使IO连在一起。在设计窗口中选择PostPlace-AddPadFillers在Filler栏填写Filler单元名称时要注意填写顺序，要求宽度大的填在前面。40nm库中得padfiller有以下几种：PFILL20RN，PFILL10RN，PFILL5RN，PFILL2RN，PFILL1RN，PFILL01RN，PFILL001RN，31/74浙大微电子创建电容查找表模型32/74浙大微电子布局布局(Placement)是确定每个标准单元位置的过程。一个合理的布局要求：每个标准单元都放在有效的位置上单元间没有重叠。布局的好坏影响：芯片的面积，芯片的性能、布通率整个后端设计的时间33/74浙大微电子布局流程装载时序约束文件（LoadSDC）时序设置（TimingSetup）布局选项设置（SetPlacememtOptiom）预布局（PrePlace）布局（InPlace）布局后的第一次优化（PostPlace）34/74浙大微电子布局流程—装载时序约束文件时序约束文件（top_pad.sdc是逻辑综合软件DC产生的）主要定义了:芯片的工作时钟频率，时钟歪斜、抖动输入输出延时以及输出负载35/74浙大微电子布局流程—时序设置在设计窗口中选择Timing-TimingSetup，在弹出的窗口中进行用于静态时序分析的选项设置。0.136/74浙大微电子布局流程—布局选项设置在设计窗口中选择InPlace-PlacementCommonOptions，在弹出菜单的“OptimiaztionMode”一栏中选择“Congestion”和“Timing”，表示选用时序和拥塞共同驱动的布局。其他选项可以缺省。37/74浙大微电子预布局阶段主要是对高扇出网线进行优化：1.在设计窗口中选择InPlace-AutoPlace，2.在弹出窗口的“Stage”一栏选择“Pre-place”，并点击菜单中的“DetailOptions”按钮，3.在“Pre-Placeoptimization”一栏中选择“CellDownSize”，其他选项缺省布局流程—预布局及时序分析38/74浙大微电子布局流程—预布局及时序分析Slack为负表示不满足，需要再优化39/74浙大微电子布局流程—布局及时序分析40/74浙大微电子布局流程—布局后第一次优化41/74浙大微电子时钟树综合的主要目的是减小时钟偏差。时钟偏差是指从时钟源点（Source）到各时钟汇点（Sink）的最大延时时间的差值。时钟树综合42/74浙大微电子时钟树综合：在时钟网络中插入时钟缓冲器（buffer）。在布局之后布线之前，这时：每个单元的位置确定电源/地已预布线，关键时序路径上的单元已被优化，不存在建立时间上的时序违反，时钟树综合43/74浙大微电子时钟树综合前，首先要设置时钟树选项。这些选项包括:环境(最好、最坏及典型)、时钟偏差类型(全局时钟偏差、局部时钟偏差及有用时钟偏差)、优化程度、时钟定义、时钟缓冲器及倒相器定义、时钟树结构和时钟树优化方式以及目标的设置。在设计窗口中选择Clock-ClockCommonOptions，在窗口中进行相关选项的设置。时钟树综合—时钟选项44/74浙大微电子时钟树综合—时钟选项45/74浙大微电子时钟树综合—时钟树综合46/74浙大微电子时钟树综合后，分析时钟偏差、最小插入延时是否符合设计要求。在设计窗口中选择Clock-Skewanalysi