EDA数字时钟设计作业

安阳工学院电子信息与电气工程学院《EDA技术》课程大作业题目：数字时钟的设计班级：13级电气自动化技术一班评分标准：1、设计和结论正确，分析清晰合理。40%2、大作业报告阐述清晰，格式规范。30%3、陈述清晰，回答问题正确。30%大作业成绩姓名学号个人贡献百分比（学生自评）教师评分回答问题总成绩总成绩=T+J*40%+(J+J*(X-1/N))*30%T为回答问题成绩，J为教师成绩，X为学生自评分值，N为小组人数1数字时钟的设计1.设计任务设计一款数字电子时钟，具体要求如下：1：输入条件：50MHz时钟，2个输入按键；2：功能实现：具有显示时、分、秒功能；采用LED数码管显示；具有对时功能，对时精确到分，对时采用按键作为输入信号。2.设计方案要实现一个数字时钟小系统，整个系统由主要模块电路模块和外部输入输出以及显示模块组成。首先分别实现单个模块的功能，然后再通过级联组合的方式实现对整个系统的设计。其中，主要模块有六个。它包括脉冲信号产生模块、时间计数模块（计数模块又分为分计数模块、秒计数模块、时计数模块）、译码显示模块、复位模块、调节模块。各个模块先用EDA技术中的VHDL语言编程仿真，再生成各个小模块的模拟元件，再元件例化，根据设计连接电路实现数字电子钟小系统。通过分频，产生1HZ的时钟信号；分别设计秒计时，分计时，时计时，秒计时用上面的时钟信号1HZ产生，分计时也是60一清零，分计时的时钟用的是秒计时的进位信号，时计时用的是24一清零，CLK是分的进位，显示模块用的是7段共阳数码管，用来显示数字。具体的思想如下图1所示3.方案实施1分频器模块1：模块说明：输入一个频率为50MHz的CLK，利用计数器分出1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。2：源程序：LIBRARYieee;USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYfdivISClk分频模块控制模块计时模块数码管显示模块2PORT(CLK:INSTD_LOGIC;q1KHz:BUFFERSTD_LOGIC;q500Hz:BUFFERSTD_LOGIC;q2Hz:BUFFERSTD_LOGIC;q1Hz:OUTSTD_LOGIC);ENDfdiv;ARCHITECTUREbhvOFfdivISBEGINP1KHZ:PROCESS(CLK)VARIABLEcout:INTEGER:=0;BEGINIFCLK'EVENTANDCLK='1'THENcout:=cout+1;IFcout=25000THENq1KHz='0';ELSIFcout50000THENq1KHz='1'；ELSEcout:=0;ENDIF;ENDPROCESS;P500HZ:PROCESS(q1KHz)VARIABLEcout:INTEGER:=0;BEGINIFq1KHz'EVENTANDq1KHz='1'THENcout:=cout+1;IFcout=1THENq500Hz='0';ELSIFcout=2THENcout:=0;q500Hz='1';ENDIF;ENDIF;ENDPROCESS;P2HZ:PROCESS(q500Hz)VARIABLEcout:INTEGER:=0;BEGINIFq500Hz'EVENTANDq500Hz='1'THENcout:=cout+1;IFcout=125THENq2Hz='0';ELSIFcout250THENq2Hz='1';ELSEcout:=0;ENDIF;ENDIF;ENDPROCESS;P1HZ:PROCESS(q2Hz)VARIABLEcout:INTEGER:=0;BEGINIFq2Hz'EVENTANDq2Hz='1'THENcout:=cout+1;IFcout=1THENq1Hz='0';ELSIFcout=2THENcout:=0;q1Hz='1';3ENDIF;ENDIF;ENDPROCESS;ENDbhv;2秒计时模块1：模块说明：通过分频获得的时钟信号，便是1s，秒的低位到达9是向高位进1，高位到达6是向上进1，并清零。2：源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysecondisport(clk,reset:instd_logic;sec1,sec2:outstd_logic_vector(3downto0);carry:outstd_logic);endsecond;architecturert1ofsecondissignalsec1_t,sec2_t:std_logic_vector(3downto0);beginprocess(clk,reset)beginifreset='1'thensec1_t=0000;sec2_t=0000;elsifclk'eventandclk='1'thenifsec1_t=1001thensec1_t=0000;ifsec2_t=0101thensec2_t=0000;elsesec2_t=sec2_t+1;endif;elsesec1_t=sec1_t+1;endif;ifsec1_t=1001andsec2_t=0101thencarry='1';elsecarry='0';endif;endif;endprocess;sec1=sec1_t;sec2=sec2_t;endrt1;43分计时模块1：模块说明：这里用的时钟信号的来自秒的进位，即进一位就是1min，分的低位到达9是向高位进1并清零，高位到达6时向上进1，到达5时等待进位后清零。.2：源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityminuteisport(clk,reset:instd_logic;min1,min2:outstd_logic_vector(3downto0);carry:outstd_logic);endsecond;architecturert1ofminuteissignalmin1_t,min2_t:std_logic_vector(3downto0);beginprocess(clk,reset)beginifreset='1'thenmin1_t=0000;min2_t=0000;elsifclk'eventandclk='1'thenifmin1_t=1001thenmin1_t=0000;ifmin2_t=0101thenmin2_t=0000;elsemin2_t=min2_t+1;endif;elsemin1_t=min1_t+1;endif;ifmin1_t=1001andmin2_t=0101thencarry='1';elsecarry='0';endif;endif;endprocess;min1=min1_t;min2=min2_t;endrt1;4时计时模块1：模块说明：这里的时钟信号时来自上面的分的进位，上面进一位便表示1h，时的低5位到达9是向高位进1并清零，高位到达2等待进位后清零，这里当高位到达2时，低位为3即将到4时开始进位。2：源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhourisport(clk,reset:instd_logic;hour1,hour2:outstd_logic_vector(3downto0));endhour;architecturert1ofhourissignalhour1_t,hour2_t:std_logic_vector(3downto0);beginprocess(clk,reset)beginifreset='1'thenhour1_t=0000;hour2_t=0000;elsifclk'eventandclk='1'thenifhour1_t=0011andhour2_t=0010thenhour1_t=0000;hour2_t=0000;elseifhour1_t=1001thenhour1_t=0000;ifhour2_t=0010thenhour2_t=0000;elsehour2_t=hour2_t+1;endif;elsehour1_t=hour1_t+1;endif;endif;endif;endprocess;hour1=hour1_t;hour2=hour2_t;endrt1;5显示模块1：模块说明：通过共阳级数码管显示对应的数值。2：源程序libraryieee;6useieee.std_logic_1164.all;entitysegment7isport(data:instd_logic_vector(3downto0);dout:outstd_logic_vector(6downto0));endsegment7;architecturebehavofsegment7isbeginprocess(data)begincasedataiswhen0000=dout=1111110;when0001=dout=0110000;when0010=dout=1101101;when0011=dout=1111001;when0100=dout=0110011;when0101=dout=1011011;when0110=dout=1011111;when0111=dout=1110010;when1000=dout=1111111;when1001=dout=1111011;whenothers=dout=0000000;endcase;endprocess;endbehav;4.结论1秒计时时序图7电路图2分计时时序图电路图8图53时计时时序图电路图9图74分频仿真时序图电路图10图96显示仿真时序图电路图115．任务分工附录（不是必须写附录，根据需要写）可以把较长的程序和较大的图片放在附录注：要思路清晰，言简意赅。能说明问题就好，不是写的越多就越好。