智力竞赛抢答装置的设计

“三性实验”报告册课程名称：电子技术实验（模电、数电）实验项目名称：智力竞赛抢答装置的设计学院：电子科学与技术专业：电子科学与技术班级：报告人：学号：指导教师：实验时间：提交时间：实验结论：本实验通过同步D触发器、555电路、计数器、共阴数码管、数码管译码器、四路（二路）与非门、各种电容电阻等器件完成了智能竞赛抢答的功能，通过实验测试了各个模块的工作状况，得到了与预期相同的结果（主持人宣布“抢答开始”，计时器开始计时，无人抢答30秒蜂鸣器发出声音报警，取消抢答权。），可见实验测试结果满足设计任务及具体要求，完成了设计任务。教师评语：实验报告中存在的问题实验态度（10分）□很认真□较认真□一般□较差□差□迟到□缺课□早退□请假并补做□批准后有事离开□擅自离开□偶尔在开放期间做实验□很少□从未□需要老师稍加指点□需要老师指点□需要老师反复多次指点□在提示后整理仪器，登记□在提示后仍不进行整理与登记实验设计（25分）设计实验自行设计部分：□选题没意义□无实用价值□选题的范围不合适□难度不合适□工作量不合适□设计思路模糊□技术原理不正确□有明显科学性错误。□设计方案不可行□仪器选择不正确，搭配不合理。□纯属抄袭、拼凑，没有任何创新点。综合实验：□涉及知识面狭窄□综合性差□无实用价值。□涉及技术单一□涉及技术互不相通□有原则上错误。实验实施（30分）□有违反实验室规章制度的行为□造成仪器设备损坏□有意隐瞒所造成的损坏□不及时汇报所造成的损坏□不服从管理人员的正常管理。□缺参数□系统误差□缺个别数据□数据有小偏差□记录潦草□漏记关键数据□漏记部分数据□不按老师要求操作返工数据处理（25分）□全缺□缺漏重要数据□缺部分数据□缺计算过程□计算错误，□缺测量结果表示□缺单位□图上数据不清晰□图上缺少数据□图的比例不合理□图表有误□未用坐标纸画图□数据有偏差□误差太大□原始数据未抄入正文□不能正确处理实验数据。□不能对实验结果进行分析、归纳、评价。对实验结果：□不能提出结论性意见□不能提出改进性意见整体情况（10分）□很认真□较认真□一般□差□内容安排缺乏条理□书写不工整□缺封面□报告没有装订□迟交□潦草□长时间拖欠其它□□□□智力竞赛抢答装置的设计一、实验目的1、掌握组合逻辑电路的设计与测试方法，熟悉常用数字集成电路的使用。2、掌握数字逻辑电路的设计方法，训练自身综合运用数字电路基本知识设计、调试电路的能力。二、具体要求设计一个4人抢答逻辑电路。（1）竞赛主持人有一个按钮，主持人宣布“抢答开始”，电路复位，计时器开始计时，无人抢答30秒蜂鸣器发出声音报警，取消抢答权。（2）每个参赛者控制一个按钮，参赛选手按动按钮发出抢答信号。（3）竞赛开始后，先按动按钮者将对应的一个发光二极管点亮，此时其他3人按动按钮对电路不起作用。三、设计方案1、总体设计原理图图3·1整体抢答器原理图如图3·1所示，整体抢答器原理图（仿真通过）其工作原理为：接通电源后，主持人将开关拨到清零状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置“开始”状态，宣布开始抢答器工作。定时器倒计时。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作清零和开始状态开关。2、设计思路1.将整个实验分为五大块——主控部分、高平脉冲输出部分和秒脉冲产生部分、计数部分、报警部分、扩展部分。2.分步实现各部分的功能。3.进行各部分的连接。4.调试整体连接后的电路。5.焊接扩展部分并调试。3、各模块的工作原理与调试1、主控部分1.1主控部分原理图图3.2主控部分原理图图3.2为抢答器的主控部分，该部分由开关、同步D触发器（74LS175）、四路与非门（74LS20N）、二路与非门（74LS00N）和四个LED灯组成。1.2主控部分原理分析首先，介绍74LS175的工作方式。它是由四个D触发器构成的芯片，共有8个管脚。其管脚图如图3.3所示。图3·374LS175管脚图芯片的各个管脚功能如图中所示（PINNAMES），这里不再累述。图3·474LS175内部结果图如图3.4所示，为74LS175内部结果图，再次图中可以清楚的看到该芯片的工作原理，当CLK有效是（低电平有效）输出全部为零。当置位端（低电平有效）无效且清零端有效时，输出Q=D。主控部分原理总体阐述：抢答开始时（清零端、置位端均无效），主持人清除信号（按下开关J5），74LS175的输出Q1～Q2全为0，所有发光二极管LED均熄灭，当主持人宣布“抢答开始”后（J5断开），选手作出判断（按下开关J1~J4），对应的LED灯亮，同时信号通过两个74LS00N，一个74LS20N和高平脉冲输出，实现锁存信号。下面介绍74LS00N和74LS20N：图3.574LS00N内部结构图如图3.5所示，为74LS00N内部结构图，其旁边为真值表。1.3主控部分的调试电路板焊接完成后，进行了相应的电路调试，调试过程如下：①到了试验箱，试验箱给出高平脉冲和提供置位，清零所需要的电平。②用导线将电路板和试验箱进行连接，所需输出信号接到试验箱的LED灯上，观察并电平变化，调试以焊接的电路，直到工作正常。74LS20N：如图3.674LS20N内部结构图如图3.6所示，为74LS20N内部结构图，其旁边为真值表。2、高平脉冲部分和秒脉冲部分2·1高平脉冲部分的工作原理图图3·7高平脉冲部分原理图图3.8秒脉冲部分原理图图3.7高平脉冲部分是有555定时器构成多谐振荡器，其可以输出脉冲频率为1KHZ。以下是555定时器构成多谐振荡器的工作原理介绍。如图3·9，由555定时器和外接元件R1、R2、C构成多谐振荡器，脚2与脚6直接相连。电路没有稳态，仅存在两个暂稳态，电路亦不需要外接触发信号，利用电源通过R1、R2向C充电，以及C通过R2向放电端放电，使电路产生振荡。电容C在和之间充电和放电，从而在输出端得到一系列的矩形波，对应的波形如图8-5所示。图3·9·1555构成多谐振荡器图3.9·2多谐振荡器的波形图输出信号的时间参数是：T==0.7（R1+R2）C=0.7R2C其中，为VC由上升到所需的时间，为电容C放电所需的时间。555电路要求R1与R2均应不小于1KΩ，但两者之和应不大于3.3MΩ。外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。在此简要的对555定时器做一介绍555定时器是一种模拟和数字功能相结合的中规模集成器件。一般用双极性工艺制作的称为555，用CMOS工艺制作的称为7555，除单定时器外，还有对应的双定时器556/7556。555定时器的电源电压范围宽，可在4.5V~16V工作，7555可在3~18V工作，输出驱动电流约为200mA，因而其输出可与TTL、CMOS或者模拟电路电平兼容。555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。555定时器的内部电路框图和外引脚排列图分别如图2.9.1和图2.9.2所示。它内部包括两个电压比较器，三个等值串联电阻，一个RS触发器，一个放电管T及功率输出级。它提供两个基准电压VCC/3和2VCC/3图3·10555定时器内部方框图555电路的工作原理555电路的内部电路方框图如图8-1所示。它含有两个电压比较器，一个基本RS触发器，一个放电开关T，比较器的参考电压由三只5KΩ的电阻器构成分压，它们分别使高电平比较器A1同相比较端和低电平比较器A2的反相输入端的参考电平为和。A1和A2的输出端控制RS触发器状态和放电管开关状态。当输入信号输入并超过时，触发器复位，555的输出端3脚输出低电平，同时放电，开关管导通；当输入信号自2脚输入并低于时，触发器置位，555的3脚输出高电平，同时放电，开关管截止。是复位端，当其为0时，555输出低电平。平时该端开路或接VCC。Vc是控制电压端（5脚），平时输出作为比较器A1的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01uf的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电电路。2·2秒脉冲部分的工作原理图如图3.8所示秒脉冲部分原理图，也是有555定时器构成，其具体工作原理如下：直流电震荡后升压,比如说1个小功率电棍,利用6V-12V直流电源可产生一种高压脉冲。电路中三极管Q1、Q2构成了一振荡器，产生频率为3Hz的直流脉冲电压，并输入变压器比为6V：240V升压器的初级线圈，在每个脉冲结束时，相应地在变压器的次级线圈产生一高电压。脉冲的重复频率可通过选择C2、R1值进行调整。公式为：充电时间为T1,放电时间为T2时间T=T1+T2=0.693(R1+R2)C图3·11秒脉冲发生器3、计数部分3.1计数部分工作原理图工作原理阐述：首先，通过计数器74LS192进行预置数和减技术功能，将信号传到与它联级的译码器(74LS248)中在进行相应的译码，最后在显示译码管中显示相应的计数。在此过程中比较关键的步骤有：①刚开的预置数功能的实现。根据要求将74LS192的ABCD四个管脚分别接到高低电平，从而实现预置数功能。②高位片和地位片的联级的实现低位片的BO端输出给到高位片的CPd从而实现两片的联级。③最后的计数的锁存在高位片的BO端引出信号，与秒脉冲、主控部分经一四路与非门输出给到低位片的CPd从而实现计数的锁存。图3·12计数部分工作原理图3.274LS192、74LS248的功能介绍3.2.174LS192的原理图图3·1374LS192芯片的封装图74LS192工作原理阐述：74LS192十进制同步加/减计数器（双时钟），192为可预置的十进制同步加/减计数器，共有54192/74192，54LS192/74LS192两种线路结构形式。其主要电特性的典型值如下：型号fcPD54192/7419232MHz325mW54LS192/74LS19232MHz95mW192的清除端是异步的。当清除端（MR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能。192的预置是异步的。当置入控制端（PL）为低电平时，不管时钟CP的状态如何，输出端（Q0～Q3）即可预置成与数据输入端（P0～P3）相一致的状态。192的计数是同步的，靠CPD、CPU同时加在4个触发器上而实现。在CPD、CPU上升沿作用下Q0～Q3同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时＿＿＿可分别利用CP＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿CPD、CPU当计数上溢出时，进位输出端（TCU）输出一个低电平脉冲，其宽度为CPU低电平部分的低电平脉冲；当计数下溢出时，错位输出端（TCD）输出一个低电平脉冲，其宽度为CPD低电平部分的低电平脉冲。当把TCD和TCU分别连接后一级的CPD、CPU，即可进行级联。引出端符号TCD错位输出端（低电平有效）TCU进位输出端（低电平有效）CPD减计数时钟输入端（上升沿有效）CPU加计数时钟输入端（上升沿有效）MR异步清除端P0～P3并行数据输入端PL异步并行置入控制端（低电平有效）Q0～Q3输出端真值表：图3·1474LS192芯片的真值表图3·1374LS192芯片逻辑功能图3.2.274LS248的原理图图3·1574LS248芯片的功能图74LS248的工作原理阐述：4线——七段译码器/驱动器（BCD输入，有上拉电阻）248为有内部上拉电阻的BCD—七段译码器/驱动器，共有54/74248和54/74LS248两种线路结构型式。其主要电特性的典型值如下(不同厂家具体值有差别):输出端(a~g)为低电平有效，可直接驱动指