数字电子技术基础(阎石第5版)5

5.4脉冲触发的触发器229得到矿=Q=0的结果。然而，实际上由于CLK=1的开始阶段曾经出现过S=I,R=0的输入信号，主触发器已被置1，所以CLK下降沿到达后从触发器也随之置1，即实际的次态应为旷=1。在图5.4:3所示的主从JK触发器中也存在类似的问题，即CLK=1的全部时间里主触发器都可以接收输入信号。而且，由于Q、Q'端接回到了输入门上，所以在Q=0时主触发器只能接受置1输入信号，在Q=1时主触发器只能接受置。信号。其结果就是在CLK=1期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。但在主从SR触发器中，由于没有Q、Q'端接到输入端的反馈线，所以CLK=1期间S，R状态多次改变时主触发器状态也会随着多次翻转。因此，在使用主从结构触发器时必须注意:只有在CLK=1的全部时间里输入状态始终未变的条件下，用CLK下降浩到达时输入的状态决定触发器的次态才肯定是对的。否则，必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到达时触发器的次态。[例5.4.3]在图5.4.3所示的主从JK触发器中，已知CLKj、K的电压波形如图5.4.6所示，试丽出与之对应的CLK输出端电压波形。设触发器的初始状态为Q=0。解:由图5.4.6可见，第一个CLK高电平期间始终为J=1,K=0,CLK下降沿到达后触发器置10第二个CLK的高电平期间K端状态发生过变化，因而不能简单地以CLK下降沿到达时J、K的状态来决定触发器的次态o因为在CLK高电平期间出现过短时间的J=O，K=1状态，此时主触发器便被置。，所以虽然CLK下降沿到达时输入状态回到了J=K=O，但从触发器仍按主触发器的状态被置。，即旷=0。3I。KO2'A234ttntt第三个CLK下降沿到达时J=O,K=图5.4.6例5.4.3的电压波形图1。如果以这时的输入状态决定触发器次态，应保持旷=0。但由于CLK高电平期间曾出现过J=K=1状态，CLK下降沿到达之前主触发器已被置1，所以CLK下降沿到达后从触发器被置10230第五章触发器ε==--乞骂、巴咛也舟、&南吧~埠。，寄电骂、~舟、=也丹也写吧旦串也~司、ε'=、~忘&尘、乞写、E岛也~丹也尘、~队乞Bε3号复习思考R5.4.1脉冲触发方式有哪些动作特点?它和电平触发方式有何不同?R5.4.2主从JK触发器和主从SR触发器在逻辑功能上有什么区别?用JK触发器代替SR触发器在逻辑功能上能否满足要求?R5.4.3为什么说主从SR触发器的主触发器在CLK=l期间可能多次改变状态，而主从JK触发器的主触发器在CLK::1期间只可能翻转一次?~夺。丹6川5号~号。~号也舟伊段。~寄电~实有~有市剧目~目议~骨。5刮到5.5边沿触发的触发器一、电路结构和工作原理为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号下降沿(或上升沿)到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发(edge-triggered)的触发器电路。目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。1.用两个电平触发D触发器组成的边沿触发器上一节中讲到，用两个电平触发SR触发器能构成脉冲触发的触发器，而在这一节中要介绍的是用两个电平触发D触发器构成边沿触发的触发器。图5.5.1(a)是用两个电平触发D触发器组成边沿触发D触发器的原理性框图，图中的FFl和F凡是两个电平触发的D触发器(也称为D型锁存器)。由图可见，当CLK处于低电平时，CLK1为高电平，因而FFl的输出Ql眼随输入端D的状态变化，始终保持矶=D。与此同时，CLKz为低电平，FFz的输出Qz(也就是整个电路最后的输出Q)保持原来的状态不变。当CLK由低电平跳变至高电平时，CLK1随之变成了低电平，于是Ql保持为CLK上升沿到达前瞬间输入端D的状态，此后不再跟随D的状态而改变。与此同时，CLK2跳变为高电平，使Q2与它的输入状态相同。由于FF2的输入就是FFl的输出矶，所以输出端Q便被置成了与CLK上升沿到达前瞬时D端相同的状态，而与以前和以后D端的状态无关。5.5边沿触发的触发器231CLK•_J(a)c'FF1-一寸'CFF2-一「DTG1Q;IQCCC'G4CLK'c'TG2�_IQlTG4Q'•JL一-CCL一-C'(b)图5.5.1用两个电平触发D触发器组成的边沿触发器(a)原理性框图(b)实际的CMOS边沿触发D触发器目前在CMOS集成电路中主要采用这种电路结构形式制作边沿触发器。图5.5.1(b)就是CMOS边沿触发D触发器的典型电路，其中FF1和FF2是两个利用CMOS传输门组成的电平触发D触发器。当CLK=O时，C=0,C'=1,TG1导通、TG2截止，D端的输入信号送入FF1，使Ql=D。而且，在CLK=O期间Ql的状态将一直眼随D的状态而变化。同时，由于TG3截止TG4导通，FF2保持原来的状态不变。当CLK的上升沿到达时，C=1、C'=O，TG1变为截止、TG2变为导通。由于反相器G1输入电容的存储效应，G1输入端的电压不会立刻改变，于是Ql在TG1变为截止前的状态被保存了下来。同时，随着TG4变为截止、TG3变为导通，Ql的状态通过T矶和鸟、乌送到了输出端，使旷=D(CLK上升沿到达时D的状态)。因此，这是一个上升沿触发的D触发器。在图形符号中，用CLK输入端处框内的表示触发器为边沿触发方式。在特性表中，则用CLK一栏里的↑表示边沿触发方式，而且是上升沿触发，如表5.5.1中所示。(如果是下降沿触发，则应在CLK输入端加画小圆圈，并232第五掌触发器在特性表中以↓表示。)表5.5.1图5.5.1边沿触发器的特性表CLKD。Q*××xQ。。。。1。1。1111为了实现异步置位、复位功能，需要引人屯和RD信号。因为屯和凡是以高电平作为置1和置。输入信号的，所以必须把图5.5.1(b)中的4个反相器改成或非门，形成图5.5.2所示的电路。SD和RD端的内部连线在图中以虚线示出。So一一-一-一-一一一一-一一一1C'D01C03T03T01L二-一_1-一-二立一LL--寸CC'「-T一一--1--'\CLKG2lCC'T02T04ciC图5.5.2带有异步置位、复位端的CMOS边沿触发D触发器*2.维持阻塞触发器QO.Q'边沿触发器的另一种电路结构形式是维持阻塞结构。在TTL电路中，这种电路结构形式用得比较多。国5.5.3是维持阻塞结构SR触发器的电路结构图。这个电路是在电平触发的同步SR触发器的基础上演变而来的。如果不存在①、②、③、④这4根连线，门G1-乌就是一个普通的电平触发SR触发器。假如能保证CLK由低电平跳变为高电平以后，无论S'和R'的状态如何改变而S和R始终不变，那么触发器的次态将仅仅取决于CLK上升沿到时输入的状态。为了达到这个目的，首先在电路中增加了鸟、乌两个与非门和①、②两根连线，使矶和Gs形成一个SR锁存器，G4和乌形成另一个SR锁存器。如果没5.5边沿触发的触发器233有③、④两根线存在，当CLK由低电平变成高电平时，S'或R'端的低电平输入信号将立刻被存入这两个SR锁存器05中，此后即使S'或R'的低电平信号消失，5和R的状态也能维持不变。因此，将①称为置1维持线，将②称为置。维持线。由于工作过程中可能遇到CLK=l期间先是5'=0，R'=1，随后又变为5'=1,R'=0的情况(或者相反的变化情况)，所以矶、鸟和乌、乌组成的两个锁存器可能S'CLKR'SR06QQ'先后被置成5=1、R=1的状态。图5.5.3维持阻塞结构边沿触发SR触发器而对于自GJ-轧组成的电平触发5R触发器来说，5和R同时为1的状态是不允许的。为避免出现这种情况，又在电路中增加了③、④两根连线。由于这两根线将矶和G4也接成了一个SR锁存器，所以即使先后出现S=1,R=1的情况，G3和G4组成的SR锁存器也不会改变状态，从而保证了在CLK=l的全部时间里矶和轧的输出不会改变。!例如，当CLK上升沿到达时S'=O，R'=l，则G3输出为低电平、G4输出为高电平。G3输出的低电平→方面将输出端的SR锁存器置1，同时通过③这根线将ι封锁，阻止ι再输出低电平信号，因而也就阻止了输出端的SR锁存器被置。。为此，将③称为置。阻塞线。同理，将④称为置1阻塞线，它的作用是在输出端的5R锁存器置。以后，阻止飞再输出低电平的置1信号。为适应输入信号以单端形式给出的情况，维持阻塞触发器也经常做成单端输入的形式，如图5.5.4所示。图中以D表示数据输入端。连线②兼有置。维持线和置1阻塞线的功能。当D=1时，CLK上升沿到达前5=1,R=0，故CLK上升沿到达后触发器置1。当D=0时，CLK上升沿到CLK达前5=O,R=1，因而CLK上升沿到达后触发器被置。。可见，它的真值表与表5.5.1完全相同。维持阻塞触发器的产品有时也做成多输入端的形式，如图5.5.5所示。这时各输入端之间是与的逻辑D05SQQ'O2R06图5.5.4维持阻塞结构D触发器234第五尊重触发器关系，即应以Dl•D2代替表5.5.1中的D。在图5.5.5中还面出了异步置位端S~和异步复位端R~的内部连线。无论CLK处于高电平还是低电平，都可以通过在S~或R~端加入低电平将触发器置1或置。。S~-----一一「G51SR~---一t1-;---CLKD,D2DlD2s·bCLKR:DlRι一---10民ldRv0106「G2(a)DlQQ'~，------J1。)QQ'卜-Q•'卡-Q'图5.5.5带异步置位、复位端和多输入端的维持阻塞D触发器(a)电路结构(b)逻辑图形符号•3.利用门电路传输延迟时间的边沿触发器另一种边沿触发器的电路结构如图5.5.6所示，它是利用门电路的传输延O2010,G3J):-,QJ••‘MCLKK4‘'rN08G‘130品Q'06图5.5.6利用门电路传输延迟时间的边沿触发器5.5边沿触发的触发器235迟时间实现边沿触发的。这种电路结构常见于'ITL集成电路中。这个电路包含一个由门电路G1阳G6组成的SR锁存器和两个输入控制门岛和乌。而且，门冉、Gs的传输延迟时间大于SR锁存器的翻转时间。设触发器的初始状态为Q=0,Q=10CLK=0时门G2、乌、岛和Gs同时被CLK的低电平封锁。而由于G7、乌的输出M、N两端为高电平，门矶、Gs是打开的，故SR锁存器的状态通过G3，GS得以保持。CLK变为高电平以后，门G2、马首先解除封锁，SR锁存器可以通过G2、G6继续保持原状态不变。若此时输入为J=1、K=0，则经过门矶、Gs的传输延迟时间以后M=O、N=1，门矶、乌均不导通，对SR锁存器的状态没有影响。当CLK下降沿到达时，门矶、乌立即被封锁，但由于门G7、乌存在传输延迟时间，所以M、N的电平不会马上改变。因此，在瞬间出现鸟、良各有一个输入端为低电平的状态，使Q=1，并经过门Gs使Q'=0。由于冉的传输延迟时间足够长，可以保证在M点的低电平消失之前Q'的低电平已反馈到了门鸟，所以在M点的低电平消失以后触发器获得的1状态仍将保持下去。经过门G7、乌的传输延迟时间以后，M和N都变为高电平，但对SR锁存器的状态并无影响。同时，CLK的低电平巳将门矶、乌封锁，J、K状态即使再发生变化也不会影响触发器的状态了。在对J，K为不同取值时触发器的工作过程逐一分析后，即可得出表5.5.2所示的特性表。如果将它与表5.4.2对照一下即可看到，虽然这两个触发器在稳定状态下J、K、Q和Q*之间的逻辑关系完全相同，但由于触发方式不同，所以状态翻转时各具不同的动作特点。表5.5.2团5.5.6触发榻的特性襄CLKJKQQ'×××xQ。。。。。。111。。11。11。1。。。11。11。1E11。236第五章触发器【例5.5.1]在图5.5.4所示的边沿触发器电路中，若D端和CLK的电压波形如图