数字电子技术基础3

第三章组合逻辑电路组合逻辑电路的逻辑功能特点组合逻辑电路是指在任何时刻，电路的输出状态仅与该时刻各输入变量的取值有关，而与电路以前的状态无关。其特征是输出状态与输入状态呈即时性，电路没有记忆功能。组合逻辑电路的电路特点由常用门电路组合而成，电路中没有从输出向输入的反馈信号，也不存在可以存储信号状态的元件。组合逻辑电路的特点3.1.1组合逻辑电路的分析方法组合逻辑电路的分析一般是根据已知逻辑电路图求出其逻辑功能的过程，实际上就是根据逻辑图写出其逻辑表达式、真值表，并归纳出其逻辑功能。1.组合逻辑电路的分析方法（1）写出逻辑函数表达式（2）化简逻辑得到函数与或表达式（3）列出真值表（4）从真值表找出规律，说明电路实现的功能3.1组合逻辑的基本分析方法和设计方法ABCY&&&&逻辑图逻辑表达式最简与或表达式ABY1BCY2CAY31Y2Y3YYCABCABYACBCABYYYY321ABCY00000101001110010111011100010111最简与或表达式真值表CABCABY电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。2.1.2组合逻辑电路的设计方法组合逻辑电路设计主要是按具体的设计要求用逻辑函数加以描述，再用具体的电路加以实现的过程。1.组合逻辑电路设计方法（1）进行逻辑抽象，列真值表。根据电路功能的描述，将其输入与输出的逻辑关系用真值表的形式列出。（2）写表达式，并化简。通过逻辑化简，根据真值表写出最简的逻辑表达式。（3）根据表达式画出电路的逻辑电路图。例1：交通灯故障监测电路设计任务设：灯亮为“1”，灯灭为“0”。状态正常为“0”，不正常为“1”。真值表卡诺图得逻辑式用逻辑门组成逻辑电路RYRGGYRZ例2：用逻辑电路设计一个三输入（I1、I2、I3）三输出（L1、L2、L3）的优先排队电路。优先级按I0、I1、I2顺序，高电平有效。按题意的真值表简化真值表得逻辑式11&&11&1I0I1I2L0L1L200IL011IIL2012IIIL转成与非—与非表达式画逻辑图例3设计一个路灯控制电路，要求实现的功能是：当总电源开关闭合时，安装在三个不同地方的三个开关都能独立地将灯打开或熄灭；当总电源开关断开时，路灯不亮。按此要求得真值表SABCYSABCY00000001001000110100010101100111000000001000100110101011110011011110111101101001S=0总开关断开S=1总开关闭合BCSA00011110000000010000111010100101用卡诺图化简)()]()([)]()([)(CBASCBACBASCBCBABCCBASCBACBAABCCBASCBASCBASSABCCBSAY得逻辑图1、半加器3.2加法器和数值比较器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表AiBiSiCi0001101100101001iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCi∑CO半加器符号半加器电路图加数本位的和向高位的进位3.2.1加法器2、全加器能对两个1位二进制数进行相加并考虑低位的进位，即相当于3个1位二进制数相加，求得本位和及进位的逻辑电路称为全加器。AiBiCi-1SiCi0000010100111001011101110010100110010111Ai、Bi：加数Ci-1：低位的进位Si：本位的和Ci：向高位的进位。BiCi-1Ai000111100010111010Si的卡诺图11111iiiiiiiiiiiiiiiiCBACBACBACBACBASCi-1BiCi-1Ai000111100001010111Ci的卡诺图iiiiiiiiiiiiiiiiiiiiiiiiBACBACBACBACBACBABACBCAC1111111)(=1&&AiBiCi-1SiCi(a)逻辑图(c)国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b)曾用符号CICO∑&FA=1全加器的逻辑图和逻辑符号iiiiiiiiiiiiiiiiBACBABACBABACBAC111)()()(Ci用与非-与非式表示11iiiiiiiCBCABAC1.用与门、非门和或门实现的电路1111iiiiiiiiiiiiiCBACBACBACBAS用与或非门实现BiCi-1Ai000111100010111010Si的卡诺图BiCi-1Ai000111100001010111Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。为此，合并值为0的最小项。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi&≥1&≥1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC实现多位二进制数相加的电路称为加法器。1、4位串行进位加法器（三）集成全加器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。C3S3C2S2C1S1C0S0C0-1A3B3A2B2A1B1A0B0∑COCICOCI∑∑∑COCICOCICICICICICICICICI特点：进位信号是由低位向高位逐级传递的，所以运算速度较慢。2、超前进位加法器（并行进位加法器）iiiBAGiiiBAP进位生成项进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式4位超前进位加法器递推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&&≥1P0G0P1G1P2G2P3G3≥1≥1=1&&&&=1&&&C0C1C2≥1&&=1=1=1=1&=1&&超前进位电路16151413121110974LS28312345678VCCB2A2S2B3A3S3C3TTL加法器74LS283引脚图161514131211109400812345678VDDB3C3S3S2S1S0C0-1CMOS加法器4008引脚图A3B2A2B1A1B0A0VSSS1B1A1S0B0A0C0-1GND集成二进制4位超前进位加法器A15~A12B15~B12A11~A8B11~B8A7~A4B7~B4A3~A0B3~B0S15S14S13S12S11S10S9S8S7S6S5S4S3S2S1S04位加法器4位加法器4位加法器4位加法器C15C11C7C3C0-1加法器的级连加法器的应用1、8421BCD码转换为余3码BCD码0011余3码S3S2S1S0C3C0-1A3A2A1A0B3B2B1B0S3S2S1S0C3C0-1A3A2A1A0B3B2B1B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码+0011=余3码2、二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。3.2.2数值比较器用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。一、1位数值比较器设Ai＞Bi时Li＝1；Ai＝Bi时Gi＝1；Ai＜Bi时Mi＝1。得1位数值比较器的真值表。AiBiLi(AB)Gi(A=B)Mi(AB)00011011010001100010BiAiBiABABAGBAMBALiiiiiiiiiiiiiiiiiiiiiiiBABAGBAMBAL逻辑表达式变换为与非—与非式得逻辑图二、4位数值比较器两个4位二进制数值比较A=A3A2A1A0，B=B3B2B1B0当A＞B、L=1、G=M=0A=B、G=1、L=M=0A＜B、M=1、L=G=0（一）使用比较法（从高向低依次判别）当A3＞B3、则必然A＞B、L=1当A3=B3、则须判A2、B2，当A2＞B2，则L=1……….当A3=B3、……….A0=B0，则G=1当A3＜B3、………..A0＜B0，则M=1GLMGGGGGLGGGLGGLGLL01230123123233GMLGGGGGMGGGMGGMGMM01230123123233因此得L、G、M的逻辑表达式或GMGMLGGGGGGGGGMGGGMGGMGMMGGGMGGMGMM0123012301231232330123123233))()((得4位数值比较器逻辑图集成数值比较器4位数值比较器真值表TTL电路：最低4位的级联输入端A＇B＇、A＇B＇和A＇=B＇必须预先分别预置为0、0、1。ABA'B'ABA'B'A=BA'=B'A11B11…A8B8A7B7…A4B4A3B3…A0B0ABA'B'ABA'B'A=BA'=B'ABA'B'ABA'B'A=BA'=B'001比较输出串联扩展CMOS比较器的级联最低4位的级联输入端AB、A=B和AB必须预先分别预置为1、1、0。3.3编码器和译码器实现编码操作的电路称为编码器。输入输出Y2Y1Y0I0I1I2I3I4I5I6I7000001010011100101100111一、二进制编码器（1）3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4I3I2I1I0Y2Y1Y0I7I6I5I4I3I2I1I0Y2Y1Y0(a)由或门构成(b)由与非门构成≥1≥1≥1&&&逻辑表达式逻辑图（2）3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。输入I7I6I5I4I3I2I1I0输出Y2Y1Y01　×　×　×　×　×　×　×0　1　×　×　×　×　×　×0　0　1　×　×　×　×　×000　1×　×　×　×00001×　×　×000001×　×0000001×00000001111110101100011010001000设I7的优先级别最高，I6次之，依此类推，I0最低。真值表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑图1111≥1≥1&≥1&Y2Y1Y0I7I6I5I4I3I2I1I08线-3线优先编码器（3）集成3位二进制优先编码器VCCYSYEXI3I2I1I0Y0I4I5I6I7STY2Y1GND16151413121110974LS14812345678Y2Y1Y0YSYEXSTI7I6I5I4I3I2I1I0679151474