85TLC5510接口电路及程序设计

8.5TLC5510接口电路及程序设计TLC5510与FPGA接口电路TLC5510是CMOS、8位、20MSPS模拟/数字转换器（ADC），它利用了半闪速结构。TLC5510用单5V电源工作，消耗功率100mW(典型值)，具有内部采样和保持电路，具有高阻抗方式的并行口以及内部基准电阻（内部基准电阻使用VDDA可以产生标准的2V满度转换范围）。与闪速转换器（flashconverters）相比，半闪速结构减少了功率损耗和晶片尺寸。通过在2步过程（2-stepprocess）中实现转换，可大大减少比较器的数目。转换数据的等待时间为2.5个时钟。FPGA与TLC5510的接口电路图TLC5510与FPGA接口电路图的注释FPGA_IO1提供TLC5510工作时钟。FPGA_IO2~9接收TLC5510的采样数据。FPGA_IO10为TLC5510提供输出使能信号OE，低电平有效。元件参数C1~C70.01μFC8~C1447μFFB1、FB2、FB3铁氧体磁环左表为TLC5510与FPGA接口应用电路元器件。TLC5510VHDL采样控制程序设计TLC5510时序TLC5510是以流水线的工作方式进行工作的。它在每一个CLK（时钟）周期都启动一次采样，完成一次采样；每次启动采样是在CLK的下降沿进行，不过采样转换结果的输出却在2.5CLK周期后，如果计算上输出延时td(D)，从采样到输出需经2.5*CLK+td(D)。对于需要设计的采样控制器，可以认为，每加一个采样CLK周期，A/D就输出一个采样数据。可以通过对FPGA系统时钟进行分频得到一个与TLC5510的工作周期相一致的CLK1送入TLC5510，就可以对TLC5510实现控制TLC5510时序图TLC5510VHDL采样控制程序TLC5510采样控制程序电路符号TLC5510VHDL采样控制程序libraryieee;useieee.std_logic_1164.all;entitytlc5510isport(clk:instd_logic;--系统时钟oe:outstd_logic;--TLC5510的输出使能/OEclk1:outstd_logic;--TLC5510的转换时钟din:instd_logic_vector(7downto0);--来自TLC5510的采样数据dout:outstd_logic_vector(7downto0));--FPGA数据输出endtlc5510;architecturebehavoftlc5510issignalq:integerrange3downto0;begin接下页process(clk)--此进程中，把CLK进行4分频，得到TLC5510的转换时钟beginifclk'eventandclk='1'thenifq=3thenq=0;elseq=q+1;endif;endif;ifq=2thenclk1='1';--对系统CLK进行4分频elseclk1='0';endif;endprocess;oe='0';--输出使能赋低电平dout=din;--采样数据输出endbehav;