基于FPGA的数字锁相环的设计

目录第一章绪论......................................错误!未定义书签。1.1锁相环技术的发展及研究现状...................................................错误!未定义书签。1.2课题研究意义..............................................................................错误!未定义书签。1.3本课题的设计内容.......................................................................错误!未定义书签。第二章FPGA的设计基础.............................错误!未定义书签。2.1硬件设计语言－VerilogHDL.....................................................错误!未定义书签。2.2FPGA的设计流程.........................................................................错误!未定义书签。第三章锁相环的原理.................................................23.1全数字锁相环基本结构..............................................................................................33.2全数字锁相环的工作原理..........................................................................................4第四章数字锁相环的设计.............................................54.1基于FPGA的数字锁相环总体设计方案....................................................................54.2数字鉴相器的设计......................................................................................................64.3K变模可逆计数器的设计...........................................................................................74.4脉冲加减器的设计....................................................................................................104.5N分频器的设计........................................................................................................12第五章实验仿真与调试..............................................145.1数字锁相环的仿真....................................................................................................145.2数字锁相环的系统实验............................................................................................15结束语.............................................................19参考文献...........................................................20附录.............................................................212第一章锁相环的原理许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，原理框图如图3-1所示。锁相环的工作原理如下：1.压控振荡器的输出经过采集并分频；2.和输入信号同时输入鉴相器；3.鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；4.控制VCO，使它的频率改变；5.这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。PDLFVCOUdUcFinFout图3-1锁相环原理框图锁相环可以用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器VCO按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，Ur和Uv同时加到鉴相器进行鉴相。如果fr和fv相差不大，鉴相器对Ur和Uv进行鉴相的结果，输出一个与Ur和Uv的相位差成正比的误差电压Ud，再经过环路3滤波器滤去Ud中的高频成分，输出一个控制电压Uc，Uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv=fr，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。这时我们就称环路已被锁定。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。1.1全数字锁相环基本结构随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。所谓数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。数字锁相环的优点是电路最简单有效，可采用没有压控的晶振，降低了成本，提高了晶振的稳定性。但缺点是和模拟锁相环一样，一旦失去基准频率，输出频率立刻跳回振荡器本身的频率；另外还有一个缺点，就是当进行频率调整的时候，输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。随着大规模、超高速的数字集成电路的发展，为数字锁相环路的研究与应用提供了广阔空间。由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。全数字锁相环主要由数字鉴相器、数字环路滤波器及数控振荡器三部分组成如图3-2所示。其中数字环路滤及数控振荡器的时钟由外部晶振提供。不用VCO，可大大减轻温度及电源电压变化对环路的影响。同时，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。4数字鉴相器（PDP）数控振荡器（DCO）数字环路滤波器（DLF）FinFout图3-2全数字锁相环结构框图1.2全数字锁相环的工作原理当环路失锁时，数字鉴相器比较输入信号和输出信号之间的相位差异，并产生数字环路滤波器的计数方向控制信号。数字环路滤波器根据计数方向控制信号调整计数值，方向控制信号为高进行减计数，并当计数值到达0时，输出借位脉冲信号；为低进行加计数，并当计数值达到预设的值时，输出进位脉冲信号；数控振荡器则根据进位脉冲信号和借位脉冲信号在电路输出信号中进行脉冲的增加和扣除操作，来调整输出信号的频率。重复上面的调整过程，当环路进入锁定状态时，数字鉴相器的方向控制信号输出为一占空比50%的方波，而数字环路滤波器则周期性地产生进位脉冲输出和借位脉冲输出，导致脉冲加减电路的输出周期性的加入和扣除半个脉冲。这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。数字环路滤波器的性能优劣会直接影响到跟踪环路的性能。而采用数字化的K变模可逆计数器便于调试参数和提高系统可靠性。K变模可逆计数器的输出要直接控制频率合成器产生相应频率，使本地伪码能够准确跟踪发端信息。数字锁相环环中使用的K变模可逆计数器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。适当选择K模的参数，可以改善环路的性能。K变模可逆计数器的设计原理是建立在模拟环路滤波器的。5第二章数字锁相环的设计2.1基于FPGA的数字锁相环总体设计方案本文设计的基于FPGA的数字锁相环结构框图如图4-1所示，主要由异或门鉴相器、K变模可逆计数器、脉冲加减器和N分频器四部分构成。时钟输入为50MHz，锁相范围为1Hz-6MHz。鉴相器脉冲加减器N分频器K变模可逆计数器Kmode输入相位误差信号输入信号位同步信号输出脉冲形成借位脉冲进位脉冲图4-1全数字锁相环结构框图DPLL的工作过程如下：1.当环路失锁时，异或门鉴相器比较输入信号和输出信号之间的相位差异，并产生K变模可逆计数器的计数方向控制信号也就是相位误差信号；2.K变模可逆计数器根据计数方向控制信号调整计数值，相位误差信号为高进行减计数，并当计数值到达0时，输出借位脉冲信号；为低进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号；3.脉冲加减电路则根据进位脉冲信号和借位脉冲信号在电路输出信号中进行脉冲的增加和扣除操作，来调整输出信号的频率；4.重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出相位误差信号为一占空比50%的方波，而K变模可逆计数器则周期性地产生进位脉冲6输出和借位脉冲输出，导致脉冲加减电路的输出周期性的加入和扣除半个脉冲。这种PLL的设计方法，利用VerilogHDL语言为设计提供了极大的便利和性能保证。PLL中可逆计数器模值可随意修改，来控制PLL的跟踪补偿和锁定时间；同时，N分频器的分频值也可随意改变，使PLL可跟踪不同中心频率的输入信号，而这些只需在设计中修改几行代码即可完成。另外，设计好的PLL模块还可作为可重用的IP核，应用于其他设计。假设输入信号的频率为Hzfi1200，则位同步输出信号频率Hzfo1200，脉冲加减器输出信号频率02fNfm，则其时钟频率omfNf21；K变模可逆计数器工作时钟可设为oMf这里的M、N值一般均为的整数次幂，他们之间的具体关系需根据确定。2.2数字鉴相器的设计鉴相器元件图如图4-2所示。两个输入信号通过鉴相器，鉴相器检测输入波形的异同，并输出两波形的相位差，以此鉴别两波形相位关系。图4-2鉴相器元件图图4-2中，fin端和fout端都为输入端，fin是外部输入波形，fout是锁相后输出的波形，fin、fout输入信号都为方