电子科技大学综合课程设计FPGA秒表

1/38现代电子技术综合实验（数字秒表）实验报告姓名学号时间2013年4月25日2/38中文摘要摘要:随着电子信息产业的不断发展，基于FPGA的应用技术发展迅速，在某些领域FPGA正逐步代替dsp、arm、单片机等微处理器。本文设计一个基于FPGA技术的数字秒表。首先，我们把晶振产生的50MHZ时钟信号送入FPGA芯片内，经FPGA内分频模块处理产生1KHZ时钟信号。秒表的功能模块由VHDL语言编写，在Xilinx的ISE环境下调试，并在Modelsim上完成仿真，在最后把产生的信号送入LED显示电路里进行显示。本文从电子秒表的具体设计触发，详细阐述了基于FPGA的数字秒表的设计方案，设计了各模块的代码，并对硬件电路进行了仿真。关键词：FPGA，VHDL，电子秒表3/38目录第一章引言..............................................................................................................4第二章基于FPGA的VHDL设计流程...................................42.1概述........................................................42.2VHDL语言介绍................................................52.2.1VHDL的特点..............................................52.2.2基于VHDL的自顶向下设计方法.............................62.3FPGA开发介绍................................................72.3.1FPGA简介................................................72.3.2FPGA设计流程............................................82.3.3Spartan-II芯片简介......................................9第三章数字秒表的设计与实现......................................153.1项目任务与设计思路.........................................153.2基于VHDL方法的设计方案.....................................153.3系统电路设计................................................163.4系统单元模块设计3.4.1分频器.................................................173.4.2计数器.................................................183.4.3扫描控制显示电路.......................................243.4.4按键消陡模块...........................................303.4.5控制电路模块...........................................313.4.6锁存器模块.............................................333.4.7电子秒表顶层连接模块....................................343.5系统硬件实现与调试.............................................373.6结束语........................................................38致谢............................................................384/38第一章引言随着电子信息产业的发展，数字系统的规模越来越大，更多采用自顶而下的模块化设计方法，这就要求技术人员对于基本的模块有着深入的理解。随着FPGA技术的发展和成熟，用FPGA来做为一个电路系统的控制电路逐渐显示出其无与伦比的优越性。因此本文采用FPGA来做为电路的控制系统，采用模块化的设计方法设计一个能显示从00-00-00到59-59-99，并且具备秒表所有功能的小型数字系统。第二章基于FPGA的VHDL设计流程2.1概述数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。频率计的设计有传统方法和现代方法，传统的设计方法耗时耗功，设计强度大，且容易出错，设计的质量不一定是最好的。自然我们考虑到现代方法，即二十世纪八十年代兴起的电子设计自动化技术，英文为ElectronicDesignAuto，缩写为EDA。在EDA设计工具中，用的最广泛的是VHDL和VERILOG，当然还有其它的。比较VHDL和VERILOG，在顶层设计方面VHDL优于VERILOG，在门级电路设计方面VERILOG优于VHDL。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。本次的频率计设计主要是顶层设计，目的是设计6位十进制频率计，学习常用的数字系统设计方法。采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分以外，其余全部在一片FPGA芯片5/38上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。2.2VHDL语言介绍VHDL(Very-high-speedIntegratedCircuitHardwareDescriptionLanguage)诞生于1982年。1987年底，VHDL被IEEE（TheInstituteofElectricalandElectronicsEngineers）和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本（IEEE-1076）之后，各EDA公司相继推出了自己的VHDL设计环境，并宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和VERILOG作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL和VERILOG语言将承担起几乎全部的数字系统设计任务。2.2.1VHDL的特点VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式，描述风格以及句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（又称为可视部分，即端口）和内部（又称为不可视部分），即设计实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的，具体如下：1、与其它的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。2、VHDL最初是作为一种仿真标准格式出现的，因此VHDL既是一种硬件电路描述和设计语言，也是一种标准的网表格式，还是一种仿真语言。其丰富的6/38仿真语句和库函数，使得在任何大系统的设计早期（即尚未完成），就能用于查验设计系统的功能可行性，随时可对设计进行仿真模拟。即在远离门级的高层次上进行模拟，使设计者对整个工程设计的结构和功能的可行性做出决策。3、VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能，符合市场所需求的，大规模系统高效、高速的完成必须由多人甚至多个开发组共同并行工作才能实现的特点。VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有力的支持。4、对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述设计转变成为门级网表。这种方式突破了门级电路设计的瓶颈，极大地减少了电路设计的时间和可能发生的错误，降低了开发成本。应用EDA工具的逻辑优化功能，可以自动地把一个综合后的设计变成一个更高效、更高速的电路系统。反过来，设计者还可以容易地从综合和优化后的电路获得设计信息，返回去更新修改VHDL设计描述，使之更为完善。5、VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。正因为VHDL硬件描述与具体的工艺技术和硬件结构无关，VHDL设计程序的硬件实现目标器件有广阔的选择范围，其中包括各系列的CPLD、FPGA及各种门阵列实现目标。6、由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需要改变端口类属参量或函数，就能轻易地改变设计的规模和结构。2.2.2基于VHDL的自顶向下设计方法2.2.2.1自顶向下设计的步骤1、设计说明：用自然语言表达系统项目的功能特点和技术参数等。2、建立VHDL行为模型，即将设计说明已转化为VHDL行为模型。建立模型是为了通过VHDL仿真器对整个系统进行系统行为仿真和性能评估。3、VHDL行为仿真。这一阶段可以利用VHDL仿真器对顶层系统的行为模型进行仿真测试，检查模拟结果，继而进行修改和完善。4、VHDL-RTL级建模。即将VHDL的行为模型表达为VHDL行为代码。5、前端功能仿真。即对VHDL-RTL级模型进行仿真，简称功能仿真。6、逻辑综合。使用逻辑综合工具将VHDL行为代码描述转化为结构化的门级电路。7、测试向量生成。7/388、功能仿真。9、结构综合。10、门级时序仿真。11、硬件测试。2.2.2.2Top-down设计方法的优点1、完全符合设计人员的设计思路；从功能描述开始，到最后的物理实现。2、功能设计可完全独立于物理实现；采用Top-Down设计方法，功能输入采用国际标准的HDL输入方法，HDL可不含有任何器件的物理信息，因此工程师可以有更多的空间去集中精力进行功能描述。设计师可以在设计过程的最后阶段任意选择或更改物理器件，不会在设计一开始就受到最终所采用器件的约束。3、设计可再利用；设计结果完全可以以一种知识产权（IP-IntellectualProperty）的方式作为设计师或设计单位的设计成果，应用于不同的产品设计中，做到成果的再利用。4、易于设计的更改；设计工程师可在极短的时间内修改设计，对各种FPGA/CPLD结构进行设计结果规模（门消耗）和速度（时序）的比较，选择最优方案。5、设计和处理大规模复杂电路；目前的FPGA/CPLD器件正向高集成度、深亚微