电路与电子技术简明教程-时序逻辑电路

电路与电子技术简明教程-时序逻辑电路9.１触发器9.１触发器第九章时序逻辑电路时序电路由组合电路和记忆存储电路组成，其组成框图如图9-1所示，框图中的记忆存储电路主要由触发器构成9.１触发器第九章时序逻辑电路两个与非门输入和输出端交叉相连，即构成如图（a）所示的基本RS触发器。根据电路图可知，基本RS触发器的一对互补输出的表达式为基本RS触发器9.1.1１.电路组成和工作原理9.１触发器第九章时序逻辑电路首先引入两个概念：“现态”和“次态”。“现态”指接收信号前触发器的状态，通常用来表示；“次态”指接收信号后触发器的状态，通常用来表示。１）状态真值表２）特征方程３）状态转移图４）波形图基本RS触发器9.1.1２.逻辑功能描述9.１触发器第九章时序逻辑电路常要求触发器在某一指定时刻输出随着输入信号的变化而变化，这一指定时刻可由外加时钟脉冲CP（ClockPulse）来控制。数字系统中采用的触发器，通常添加了时钟脉冲CP。接下来介绍由时钟脉冲CP控制的RS触发器（简称同步RS触发器）和D触发器（简称同步D触发器）。其电路构成如图（a）所示。同步触发器9.1.2１.同步RS触发器9.１触发器第九章时序逻辑电路如果把同步RS触发器的输入端D接一个非门到输入端R，就构成了同步D触发器，其电路构成如图（a）所示同步触发器9.1.22.同步D触发器9.１触发器第九章时序逻辑电路对于由时钟脉冲CP控制的同步触发器，当CP＝１时，其输出会随着输入的改变而改变，而当CP＝０时，其输出状态保持不变，这种触发方式称为电平触发。有些电路在CP＝０时，其输出随着输入的改变而改变，也属于电平触发。图９‐９描述了同步D触发器的空翻现象。同步触发器的空翻现象9.1.39.１触发器第九章时序逻辑电路其逻辑符号如图所示。边沿触发器9.1.41.边沿D触发器对D触发器来说，如果CP端有动态符号“∧”，则该D触发器为边沿触发器。对图所示的两种边沿D触发器来说，如果CP端加了符号“。”，则该D触发器为下降沿有效。边沿D触发器的特征方程和同步D触发器的特征方程一样，都是9.１触发器第九章时序逻辑电路其逻辑符号如图所示边沿触发器9.1.42.边沿JK触发器9.１触发器第九章时序逻辑电路触发器逻辑功能的转换9.1.51.将边沿JK触发器转换为边沿D触发器边沿JK触发器的特征方程为边沿D触发器为如果令JK触发器的输入K＝J，则JK触发器的特征方程就转换为令J＝D，则JK触发器就实现了D触发器的功能。为D触发器由上升沿有效的边沿JK触发器转换为D触发器的原理图如图所示9.１触发器第九章时序逻辑电路触发器逻辑功能的转换9.1.52.将边沿JK触发器转换为T触发器T触发器的逻辑功能可以描述为：在时钟脉冲CP有效边沿的作用下，当T＝０时，功能为“保持”；当T＝１时,功能为“翻转”。如果令边沿JK触发器的输入J＝K＝T，则其特征方程就转换为第九章时序逻辑电路9.2计数器9.2计数器第九章时序逻辑电路集成计数器741619.2.1１.逻辑符号和引脚图４位集成加法计数器74161是16进制计数器，其计数范围为0000～1111。74161的逻辑符号和引脚图如图所示。9.2计数器第九章时序逻辑电路集成计数器741619.2.12.功能介绍C１：时钟脉冲，上升沿触发。D３D２D１D０：预置数端，也可以称为并行数据输入端。：异步清零端，低电平有效。只要＝０，则Q３Q２Q１Q０＝0000，即无条件清零。LD：同步置数端，低电平有效。要实现同步置数CTT和CTP：计数器工作状态控制端。正常计数时，CTT＝CTP＝１。CO：进位输出端。当计数状态为１１１１时，CO输出一个高电平信号，该信号持续一个时钟周期。9.2计数器第九章时序逻辑电路集成计数器741609.2.2７４１６０也是四位集成加法计数器，其逻辑符号和引脚图与７４１６１相同，如图９‐２０所示。７４１６０为十进制计数器，４位输出为８４２１码的形式，即计数范围为００００～１００１。当计数状态为１００１时，CO输出一个高电平信号，该信号持续一个时钟周期。跟７４１６１一样，７４１６０也是异步清零和同步置数。其状态转移图如图所示。9.2计数器第九章时序逻辑电路构成N进制计数器9.2.3１.级联法所谓级联法，即通过把两个及以上的计数器串接，以实现模数的相乘。２.清零法以74161为例。由于74161异步清零端CR的存在，故74161可以实现小于16的任意进制计数器。３畅置数法同样以74161为例。由于74161同步置数端LD的存在，74161同样可以实现小于16的任意进制计数器9.2计数器第九章时序逻辑电路构成N进制计数器9.2.3４.实现任意进制计数器计数器在实际使用时，单纯采用上述三种方法中的某一种难以实现，通常采用级联法后再利用清零法或置数法来改变其进制。第九章时序逻辑电路9.3寄存器9.3寄存器第九章时序逻辑电路数码寄存器9.3.1数码寄存器具有存放数码和清除原有数码的功能，同时只能并行输入数据，需要时也只能并行输出。第九章时序逻辑电路移位寄存器9.3.2移位寄存器不仅能存放数码，而且具有移位的功能。移位寄存器可分为单向移位寄存器和双向移位寄存器，其中单向移位寄存器又分为左移寄存器和右移寄存器。图所示电路是由上升沿有效的边沿D触发器构成的四位右移移位寄存器。9.3寄存器第九章时序逻辑电路集成多功能移位寄存器741949.3.39.3寄存器１.逻辑符号和管脚图７４１９４是双向移位多功能寄存器，其逻辑符号和引脚图如图所示。第九章时序逻辑电路集成多功能移位寄存器741949.3.39.3寄存器２.典型应用１）顺序脉冲发生器７４１９４能实现顺序脉冲发生器，又称为环形计数器。第九章时序逻辑电路集成多功能移位寄存器741949.3.39.3寄存器２.典型应用２）扭环形计数器图（a）为７４１９４实现扭环形计数器的原理图，图（b）所示为其对应的输出波形，由图可知，该扭环形计数器的模数为８。第九章时序逻辑电路9.4555定时器和单稳态触发器第九章时序逻辑电路555定时器9.4.19.4555定时器和单稳态触发器1.电路结构５５５定时器电路可分为双极型和CMOS型两类。双极型产品型号最后三位数码都是“５５５”，CMOS产品型号最后四位数码都是“７５５５”。虽然命名不同，但它们的引脚排布和功能是相同的。所示为其对应的输出波形，由图可知，该扭环形计数器的模数为８。第九章时序逻辑电路555定时器9.4.19.4555定时器和单稳态触发器2.功能描述当CON没有外接电压时，３个电阻对电源电压进行分压，每个电阻上的压降为。换句话说，比较器C１的同相输入端（即CON端）电压为，比较器C２的反相输入端电压为第九章时序逻辑电路单稳态触发器9.4.29.4555定时器和单稳态触发器1.单稳态触发器的特点触发器可分为双稳态触发器和单稳态触发器。在触发条件满足时，从一个稳态转变到另一个稳态，即“０”和“１”都是稳态。单稳态触发器只有一个稳态，另一个状态为暂态，在触发条件满足时，从稳态转变到暂态，经过一段时间后有自行恢复到稳态。第九章时序逻辑电路单稳态触发器9.4.29.4555定时器和单稳态触发器2.由５５５定时器构成的单稳态触发器图所示是由５５５定时器构成的单稳态触发器。图中，R和C是外接元件，触发脉冲由触发输入端２脚送入。第九章时序逻辑电路单稳态触发器9.4.29.4555定时器和单稳态触发器2.单稳态触发器的应用１）脉冲整形实际应用时，输入脉冲的波形往往是不规则的。因为单稳态触发器的输出只有“０”和“１”两种状态，合理的调节RC的值，就可以把不规则的输入信号整形成幅度和宽度一定的矩形波。２）定时或延时输出uo的脉宽tw仅仅取决于R和C，通过改变R和C的值，可以进行定时或延时控制。第九章时序逻辑电路9.5存储器第九章时序逻辑电路随机存储器（RAM）9.5.19.5存储器RAM存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间内使用的程序。按存储信息的不同，RAM又分为静态RAM（StaticRAM，SRAM）和动态RAM（DynamicRAM，DRAM）。静态RAM的存储单元由静态MOS电路或双极型电路组成。MOS型RAM存储容量大、功耗低；双极型RAM的存取速度快。第九章时序逻辑电路只读存储器（ROM）9.5.29.5存储器ROM是一种只能读出事先所存数据的固态半导体存储器。其特性是一旦储存资料就无法再将之改变或删除，资料也不会因为电源关闭而消失。ROM所存数据，一般是装入计算机前事先写好的，计算机工作过程中只能读出，而不像随机存储器那样能快速地、方便地加以改写。第九章时序逻辑电路9.6可编程逻辑器件第九章时序逻辑电路CPLD器件9.6.19.6可编程逻辑器件CPLD是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无须测试、保密性强、价格大众化等特点第九章时序逻辑电路FPGA器件9.6.29.6可编程逻辑器件FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容，内部有丰富的触发器和I／O引脚，况且FPGA是ASIC电路中设计周期短、开发费用低、风险小的器件。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。第九章时序逻辑电路CPLD和FPGA的性能差异9.6.29.6可编程逻辑器件（１）CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。富的结构。（２）CPLD采用连续式布线结构，消除了分段式连线的延时不固定、不可测的缺陷，但布通率下降，在逻辑复杂时，不能充分利用片内资源。（３）CPLD的速度比FPGA快，并且具有较大的时间可预测性。（４）在编程上FPGA比CPLD具有更大的灵活性第九章时序逻辑电路CPLD和FPGA的性能差异9.6.29.6可编程逻辑器件（５）CPLD比FPGA使用起来更方便.（６）FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。（７）CPLD保密性好，FPGA保密性差。（８）一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。9.7技能训练9.7.1JK触发器的测试与应用9.7.2集成同步计数器的测试和应用详见课本227-233页第九章时序逻辑电路