基于FPGA的数字滤波器设计开题报告

重庆大学本科学生毕业设计（论文）附件B1附件B：基于FPGA的数字滤波器设计毕业设计（论文）开题报告1.课题的目的及意义（含国内外的研究现状分析或设计方案比较、选型分析等）随着信息时代和数字世界的到来，数字信号处理已成为当今一门极其重要的学科。数字信号处理在通信、语音、图像、自动控制、雷达、军事、航空航天、医疗和家用电器等众多领域得到了广泛的应用。在数字信号处理应用中，数字滤波器显得尤为重要。在很多应用场合，数字滤波器逐渐取代了模拟滤波器。数字滤波器是对数字信号实现滤波的离散时间系统，它将输入的数字序列通过特定运算转变为所需的数字序列。根据冲激响应函数的时域特性，可将数字滤波器分为两种，即无限长冲激响应IIR滤波器和有限长冲激响应FIR滤波器。数字滤波器一般由数字乘法器、加法器和延时单元组成的一种算法或装置。它可用计算机软件实现，也可用大规模集成数字硬件实现。本文所述是基于FPGA的设计方法。模拟滤波器分为有源和无源的，有源滤波器主要由集成运放、电阻、电容构成。无源的滤波器主要由R,L,C构成[1]。其物理构成导致存在电压漂移、温度漂移和噪声等问题。模拟滤波器还存在一个严重的问题，当技术指标改变时，其常常要更换电容、电感等元件，相当繁琐。相比于模拟滤波器，数字滤波器有以下优点：①数字滤波器对外界环境不太敏感，具有更高的可靠性；②可以实现精确的线性相位和多速率处理等模拟滤波器无法实现的功能；③提高字长，可以实现任意精度的信号处理；④数字滤波器实现更加灵活，并能同时进行信号的存储[2]。FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点[3]。FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分。现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑附件B：开题报告B2功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。作为嵌入式系统的基础元件之一，FPGA的面貌正日新月异：逻辑单元不断增加、单位成本和功耗不断降低,而根本的设计灵活性和快速转换能力却始终未变。在变与不变的共同推动下,FPGA的价值发生了变化,它已从纯粹的建模工具发展成为适合中小批量生产的应用器件,而其应用也从早期的嵌入式通信系统扩展到了低成本的消费电子[4]。FPGA之所以越来越多地在嵌入式系统中得到应用,主要得益于它在低成本和低功耗两方面均取得了很好的进步,从而能够满足OEM日益紧迫的上市周期、不断缩减的成本结构和低功耗要求。数字滤波器常用的硬件实现方法有DSP、ASIC、FPGA三种。与FPGA比较，DSP顺序执行使其速度较慢，而ASIC设计成本较高。采用FPGA实现数字滤波器具有实时性强、处理速度快、采样率高以及小批量生产成本低等特点。2.课题任务、重点研究内容、实现途径等2.1课题任务：⑴用matlab分析和仿真IIR和FIR数字滤波器，并用FPGA验证所设计的数字滤波器的性能。要求学生熟悉数字信号处理的有关内容，熟悉Verilog或VHDL语言，了解FPGA的开发过程；⑵熟悉XilinxFPGA设计的基本流程；⑶熟悉VHDL语言编写驱动程序；⑷实现XilinxISE对数字滤波器仿真2.2重点研究内容：⑴方案：IIR、FIR滤波器的结构⑵电路设计：寄存器、加法器、乘法器。⑶IIR、FIR滤波器整体电路⑷电路仿真：正弦波的设计、正弦波仿真[5]。⑸FPGA实现IIR、FIR滤波器：A/D转换电路、D/A转换电路2.3实现途径及研究思路：⑴通过比较数字和模拟滤波器，数字滤波器的优点明显，分析比较三种滤波器的实现方法，FPGA的发展趋势，以及滤波器技术指标，采用FPGA实现数字滤波器更加适合，故采用FPGA实现数字滤波器的方法[6]。⑵分析和理解IIR、IFR滤波器结构。从结构上看，IIR滤波器采用递归结构，FIR滤波器采用非递归结构。IIR滤波器的基本网络结构有直接型、级联行和并联型三种。FIR滤波器的基本网络结构有直接型、级联型、频率采样型和快速卷积型等[7]。⑶在Matlab平台下，通过编写程序或者交互式FDATool和SPTool工具设计IIR和FIR滤波器，并进行仿真。修改通带边界频率、阻带边界频率、通带最大衰减阻带最小衰减等参数，观察对比滤波器响应的变化[8]。重庆大学本科学生毕业设计（论文）附件B3⑷通常滤波器在进行数据处理时用到了卷积运算，在设计中解决这些乘法运算用分布式算法。分布式算法是一种以实现乘加运算为目的的运算方法,它与传算法实现乘加运算的不同在于执行部分积运算的先后顺序不同。简单地说,分布式算法在完成乘加功能时是通过将各输入数据每一对应位产生的部分积预先行相加形成相应部分积,然后再对各部分积进行累加形成最终结果,而传统算法是等到所有乘积产生之后再进行相加来完成乘加运算的。与传统算法相比,分式算法可极大地减少硬件电路规模,很容易实现流水线处理,提高电路的执行度[9]。⑸在ISE平台下，使用VHDL语言编写设计程序，并且使用ISE仿真工具进行仿真、分析、校正。VHDL语言具有强大的语言结构,只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时,它还具有多层次的电路设计描述功能。此外,VHDL语言能够同时支持同步电路、异步电路和随机电路的设计实现,这是其他硬件描述语言所不能比拟的。VHDL语言设计方法灵活多样,既支持自顶向下的设计方式,也支持自底向上的设计方法;既支持模块化设计方法,也支持层次化设计方法。并且VHDL语言具有多层次的电路设计描述功能,既可描述系统级电路,也可以描述门级电路;描述方式既可以采用行为描述、寄存器传输描述或者结构描述,也可以采用三者的混合描述方式。同时,VHDL语言也支持惯性延迟和传输延迟,这样可以准确地建立硬件电路的模型。VHDL语言的强大描述能力还体现在它具有丰富的数据类型[10]。VHDL语言既支持标准定义的数据类型,也支持用户定义的数据类型,这样便会给硬件描述带来较大的自由度。⑹下载验证。2.4可能遇到的困难、问题及解决方案:困难：⑴缺少对数字滤波器结构的理解；⑵对数字滤波器的实现算法很难掌握；⑶VHDL算法编程；⑷ISE平台的使用。解决：⑴查阅相关书籍文献资料或网络资料；⑵真理解掌握、多做尝试、向老师和同学请教。2.5参考文献：[1]黄振,杨士中.匹配滤波器解扩方式及性能[J].重庆大学学报(自然科学版)200225(1)：92-95．[2]周奕.匹配滤波器多相实现[J].电路与系统学报,2005,3(10)：132-136．[3]田耘,徐文波,张延伟.无线通信FPGA设计[M].北京电子工业出版社,2008．[4]王兴亮.现代通信原理与技术[M].电子工业出版社,2008.[5]孙肖子,模拟电子电路及技术基础[M].西安电子科技大学出版社,2008.[6]姚年春,侯玉杰.电路基础[M].北京：人民邮电出版社,2010.[7]张贤达.现代信号处理[M].北京：清华大学出版社,2002.[8]田耘,徐文波,胡彬.XilinxISEFPGA开发指南[M].人民有点出版社.[9]TongLeongLim,Noncoherentdigitalmatchedfilter:multibitquantization[J].IEEE附件B：开题报告B4Trans.Corn,VOL.26,NO.4,August1978,409-418．[10]潘松,王国栋.VHDL实用教材[M].电子科技大学出版社,19993.进度计划：序号起止周次工作内容1选题、熟悉课题1周至2周2查阅及消化资料2周至3周3译文、文献综述、开题报告4周至6周4硬件设计7周至8周5驱动程序编写9周至10周6系统联合调试11周至13周7撰写论文14周至15周8答辩16周学生签名：年月日4.指导教师意见：指导教师签名：年月日