EDA技术实验报告资料

福建农林大学金山学院信息工程类实验报告课程名称：EDA技术姓名：系：信息与机电工程系专业：电子信息工程年级：学号：指导教师：职称：年月日实验项目列表序号实验项目名称成绩指导教师1实验一QuartusII9.0软件的使用2实验二用文本输入法设计2选1多路选择器3实验三用文本输入法设计7段数码显示译码器4实验四用原理图输入法设计8位全加器5实验五乐曲硬件演奏电路的设计67891011121314151617181920实验一QuartusII9.0软件的使用1．实验目的和要求本实验为验证性实验，其目的是熟悉QuartusII9.0软件的使用，学会利用QuartusII9.0软件来完成整个EDA开发的流程。2．实验原理利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。QuartusII是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：QuartusII9.0软件4．操作方法与实验步骤利用QuartusII9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。利用QuartusII9.0软件实现引脚锁定和编译文件下载。利用QuartusII9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。5．实验内容及实验数据记录1）新建工程（文本输入法）2）新建工程（原理图输入法）3）编译工程选择如上菜单栏中的选项或者可通过Processing-StartComplacation进行编译工程。4）时序仿真选择如上菜单栏中的选项或者可通过Processing-StartComplacation进行编译工程。5）下载程序Tools-〉Programmer6．实验数据处理与分析1）任何一项设计都是一项工程（实验三中半加器、一位全加器以及8位全加器的设计都应该新建工程，不可在同一个工程中进行设计），不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。2）新建一个文件夹时应特别注意文件夹名不能用中文，最好也不要用数字。2）编译工程结果将提示是否有错误或是警告，错误需要修改，警告则根据具体情况进行修改。（常见警告一个是未定义的引脚模式-改为输入高电阻模式，另一个则是引脚未锁定，可在下载程序前再进行锁定）3)时序仿真时候步骤：A、File-〉newfile-vectorwaveformfile:新建波形文件B、在波形文件下，右键单击选择Insertnodeorbus..进行节点的添加C、Assignments-〉Setting-〉SimulatorSetting：选择功能仿真functionalD、电击仿真按钮进行仿真分析。时序仿真时候注意点：设置仿真时间区域。对于时序仿真来说，将仿真时间轴设置在一个合理的短时间区域上十分重要。（由后续试验验证了此结论）通常设置的时间范围在数十微妙之间：选择Edit-EndTime文件后缀名：.vwf4）下载程序前应连接好下载线，开启电源，确保连线可用（我的电脑-）管理-〉设备管理器-〉串行通信端口）；其次在打开窗口中单击HardwareSetup，选择对应项；最后单击START进行下载，右上角有相关的下载进度提示，当提示为100%时候表示下载成功。7．质疑、建议、问题讨论通过本次实验，对QuartusII9.0软件有了初步的认识，在实验的基础上基本掌握了利用QuartusII9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真等。实验二用文本输入法设计2选1多路选择器1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的使用方法、多层次电路设计、仿真和硬件测试等内容。其目的是熟悉QuartusII的VHDL文本设计流程全过程。2．实验原理2选1多路选择器真值表sabyLL×LLH×HH×LLH×HH3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：QuartusII9.0软件4．操作方法与实验步骤首先利用QuartusII完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，然后进行仿真。最后在实验系统上进行硬件测试，实际验证本项实验的功能。将设计好的2选1多路多路选择器看成是一个元件mux21a，利用元件例化语句描述下图，并将此文件放在同一目录E:\muxfile中。5．实验内容及实验数据记录（1）程序设计ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy=a;ELSEy=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;（2）软件编译（3）仿真波形图（4）硬件测试结果将程序下载到实验板，按下K1键可以得到不同的鸣叫效果。改变频率的选择，可以改变蜂鸣器的鸣叫效果。6．实验数据处理与分析（1）程序分析1、一般的，可综合的，即能将VHDL程序编译成可实现的电路端口模式有如下四种：IN(输入端口)，OUT(输出端口)，INOUT（双向端口），BUFFER(缓冲端口)，本二选一实验的实体中定义三个输入引脚分别为：a、b、s和一个输出引脚y,四个引脚的数据类型均为bit.2、使用VHDL描述语句实现功能当s=0时候选择输入a,当s=1时候选择输入b,即实现二选一的功能。（2）仿真分析从时序仿真结果中观察可以发现，实验结果符合预期结果，但是有一定的延时。（3）硬件测试分析引脚锁定：选择模式5ABSYPin93161129由实验结果可发现实验结果符合预期结果。7．质疑、建议、问题讨论在仿真时，通过设定a、b不同的输入，是在输出到扬声器时会有声音的不同以区别，从而通过键1对S的控制测试实验结果。实验中应注意a、b所接引脚的选择，另在实验中clock0及clock5的频率是可以自由选择的，但注意要正确选择频率以保障在输出时频率在人耳课接受的范围内。实验三用文本输入法设计7段数码显示译码器1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑,QuartusII的使用方法,多层次电路设计、仿真和硬件测试等内容。其目的是熟悉QuartusII的VHDL文本设计流程全过程。2．实验原理7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。7段数码显示译码器的输出信号LED7S的7位分别接共阴7段数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，此时实体说明中的LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0)应改为…(7DOWNTO0)。3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：QuartusII9.0软件4．操作方法与实验步骤利用QuartusII完成7段数码显示译码器的文本编辑输入（decl7s.vhd）和仿真测试等步骤，最后在实验系统上进行硬件测试，实际验证本项实验的功能。5．实验内容及实验数据记录（1）程序设计LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDECL7SISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END;ARCHITECTUREoneOFDECL7SISBEGINPROCESS(A)BEGINCASEAISWHEN0000=LED7S=0111111;WHEN0001=LED7S=0000110;WHEN0010=LED7S=1011011;WHEN0011=LED7S=1001111;WHEN0100=LED7S=1100110;WHEN0101=LED7S=1101101;WHEN0110=LED7S=1111101;WHEN0111=LED7S=0000111;WHEN1000=LED7S=1111111;WHEN1001=LED7S=1101111;WHEN1010=LED7S=1110111;WHEN1011=LED7S=1111100;WHEN1100=LED7S=0111001;WHEN1101=LED7S=1011110;WHEN1110=LED7S=1111001;WHEN1111=LED7S=1110001;WHENOTHERS=NULL;ENDCASE;ENDPROCESS;END;（2）时序编译1）时序编译出错2）修改后正确（3）仿真波形图（4）硬件测试流程及其结果1）显示出现乱码2）正确显示0~76．实验数据处理与分析（1）程序分析1）程序定义74位的输入端口A和7位的输出端口LED7S。2）输入和输出的对应关系如下：INPUTOUTPUT000000001100102001130100401015011060111710008100191010A1011B1100C1101D1110E1111F（2）仿真分析由时序仿真的结果可以观察发现符合预期结果。（3）硬件测试分析引脚锁定：选择模式6NODEPinALED7S键8（A3）键7(A2)键6(A1)键5(A0)LED7S(0-7)Pin36353433105、103、99、98、97、96、85硬件显示不规则数字原因：LED7S数码管引脚锁定反向，改正后可正常显示0~7如上所示，其中引脚8无法控制实现最终结果。修改为其他引脚仍不可显示正常结果（目前原因未知）7．质疑、建议、问题讨论1）不管是工程的建立或者是时序仿真以及下载调试中的每一个步骤都要完成，本次实验中就由于少了一个步骤而提示编译出错。2）硬件测试过程中键8为什么无法控制显示？是硬件问题还是软件问题？根据检查结果，软件引脚配置没有问题，猜测可能是硬件上出现一些问题。实验四用原理图输入方法设计8位全加器1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的原理图输入方法、层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。2．实验原理1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。（1）半加器的设计：半加器表达式：进位：co=aandb和：so=axnor(notb)半加器原理图如下：I113coasob1001010110001100cosobanotxnor2and2（2）全加器的设计: