硕士论文-应用于PCIExpress的25Gbps时钟数据恢

国防科学技术大学硕士学位论文应用于PCI-Express的2.5Gbps时钟数据恢复电路的设计与实现姓名：蒋仁杰申请学位级别：硕士专业：软件工程指导教师：方粮20090701应用于PCI-Express的2.5Gbps时钟数据恢复电路的设计与实现作者：蒋仁杰学位授予单位：国防科学技术大学相似文献(10条)1.学位论文汪若鹏基于半速率线性鉴相器的时钟数据恢复电路的设计2002该文介绍了时钟数据恢复（COR）电路的设计方法,并具体给出了一个2Gb/s的时钟数据恢复电路的设计.设计中采用了半速率线性鉴相器和差分放大器形式的电荷泵,使得该文的设计和传统的时钟数据恢复的设计有着显著的差别.对于某种给定的工艺可以设计出2倍于传统结构的速率的CDR电路.论文在介绍时钟数据恢复电路的设计流程和一般方法的基础上,给出了检验系统抖动峰值（jitterpeaking）的方法,从而可以从理论上估计所设计系统的抖动峰值的大小.论文中的CDR电路采用了单环路结构,这在有些应用场合是不能达到令人满意的结果,因此可以在此基础上添加鉴频环路,使电路成为双环路结构,以提高系统的工作性能.同时随着应用要求的提高,压控振荡器的设计可以考虑采用LC振荡器来实现.2.会议论文刘本丽.蒋湘.何进一种应用于622MHz时钟数据恢复电路的压控振荡器2006本文基于smicsO.25μmCMOS工艺,设计了一种可应用于622MHzCDR(时钟数据恢复电路)的环形压控振荡器.该电路采用全差分结构,使用镜像电流源偏置体系及交叉耦合晶体管对呈负阻的思想,具有较好的线性,较强的噪声抑制能力.采用3.3V电源供电,中心频率为622MHz,调谐范围为10﹪,偏离中心频率1MHz处的相位噪声是-103dBc/Hz.3.学位论文贾东庆基于深亚微米CMOS工艺的超高速时钟数据恢复集成电路设计2009随着通信技术的飞速发展，光纤通信成为当前研究的热点。光纤传输系统集成电路的研究则是热点中的热点。时钟数据恢复电路是光纤传输系统集成电路的关键部分，它的最高工作速率制约着整个通信系统的最高工作速率，因此超高速时钟数据恢复电路的研究有着举足轻重的地位。本文首先从理论上讨论了时钟恢复电路的基本原理与构造，重点放在时钟恢复电路的核心．锁相环的原理和构造上。研究了时钟恢复电路的噪声问题，特别针对锁相环的噪声和抖动问题作了详细的分析。然后设计了锁相环电路的行为级模型。最后设计了一个超高速时钟数据恢复集成电路。在电路技术方面，本文研究了电荷泵锁相环型时钟恢复电路，提出了采用半速率五点采样鉴相器、LC振荡器、电荷泵和环路滤波器组成半速率锁相环型时钟数据恢复电路的设计方案。采用0．18μmCMOS工艺设计了10Gb/s单片时钟数据恢复电路。输入速率为10Gb/s长度为211-1的伪随机序列时，恢复出的时钟抖动峰峰值为12ps，恢复出的数据抖动峰峰值为11．4ps。论文给出了以C语言为基础描述的CDR行为级模型和基于0．18μmCMOS工艺，采用半速率锁相环结构的时钟数据恢复电路的设计和前仿真结果。前仿真结果表明，采用该方案的时钟数据恢复电路工作正常，达到了设计要求。4.期刊论文吴振东.易凡.黄启俊.WuZhendong.Yifan.HuangQijun622MB/s半速率时钟数据恢复电路的设计-国外电子测量技术2006,25(5)文中提出了一种以锁相环为基础的622MB/sNRZ码的时钟数据恢复电路.整个电路由半速度鉴相器、自平衡电荷泵、环路滤波器、压控振荡器组成.并基于0.25umCMOS工艺用CandanceSPICE仿真软件对电路进行了仿真.5.期刊论文段吉海.秦志杰.古鸽.归发弟.杨坤.DUANJiHai.QINZhiJie.GUGe.GUIFaDi.YANGKun54Mb/sNRZ时钟数据恢复电路的设计与实现-电子技术应用2009,35(5)提出一种采用双环路的时钟数据恢复电路,电路采用改进型Hogge鉴相器;鉴相环电荷泵充放电电流为13.06μA,改善了输出时钟的抖动影响;压控振荡器采用四级环型振荡结构,由伪差分结构延迟单元组成,降低了系统电路设计难度,减小了VCO的增益.通过Cadence软件的Spectre工具仿真,能够顺利地从54Mb/s的非归零码数据中提取出54MHz的同步时钟,时钟占空比为50%.满足设计要求.6.学位论文刘本丽光收发模块中622M时钟数据恢复电路的研究和设计2007随着信息产业的不断发展，人们需要高速、宽带的互连互通平台来交换信息。为了适应这种趋势，光纤通信正在逐渐取代传统的电缆通信。低功耗、低成本、高集成度的光接收发射机的研究方兴未艾。光接收机的一个重要任务是从接收到的数据信号中提取出时钟信号，并通过时钟信号重新定时数据信号，减少抖动和干扰。可r见，时钟数据恢复电路是光纤通信和其它高速串行数字通信不可缺少的关键电路。本论文的主要目标是，采用0.25μmCMOS工艺，分析、研究并实现622M时钟数据恢复电路。我们采用三阶的模拟锁相环结构，主要由Hogge鉴相器、电流镜电荷泵、环路滤波器和四级环形振荡器四部分构成。本文的创新点在于：在电流镜电荷泵电路中利用镜像电流电路提高输出电压的摆动幅度，消除了电压跳变现象：同时，环形振荡器电路采用全差分结构，使用镜像电流源偏置体系及交叉耦合晶体管对呈负阻的特性，具有较好的线性，较强的噪声抑制能力。本论文给出了采用PLL型时钟恢复电路的完整的电路设计、模拟结果和版图设计，以及带寄生参数的后仿真。仿真结果表明，采用该方案实现的时钟恢复电路能够完成对NRZ码的同步时钟的提取，并且电路具有较低的相位噪声和较高的频率调整范围，初步达到设计要求。7.学位论文黄冲高性能时钟数据恢复电路的设计与实现2009实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求，这激发人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL)结构2.5Gbps的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解成多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路参数阻尼因子(ζ)和环路带宽(ωn)，使系统输出抖动最小。全速率鉴频鉴相器降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器，解决了VCO输出信号幅度低的问题。本文中整体CDR电路采用标准0.13μm数字CMOS工艺实现。电路工作在2.5Gbps数据率，在231-1伪随机不归零(NRZ)输入数据下系统恢复数据的抖动峰值为3.140ps，均方根抖动(JRMS)为0.822ps，整体电路的功耗为58mW，版图面积为176×240μm2，电路性能满足设计要求。8.期刊论文刘玮.肖磊.杨莲兴.LIUWei.XIAOLei.YANGLianxing1.25Gbps串并并串转换接收器的低抖动设计-固体电子学研究与进展2009,29(1)对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围.基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟.从低抖动考虑引入了均衡器.该串并并串转换接收器采用TSMC0.35/μm2P3M3.3V/5V混合信号CMOS技术工艺,测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI.9.学位论文潘瑞雪应用于USB2.0时钟数据恢复的锁相环设计2008USB2.0接口因为其高速和热插拔特性在现代消费类电子接口技术上有着广泛的应用。根据接收的数据恢复数据和时钟，提供给数字系统一个精准的一个低抖动、与工艺无关数据时钟在数据接收部分非常关键。本文采用锁相环技术实现480MHz时钟综合以及NRZ数据恢复，主要应用于USB2.0接收端设计。其中，设计了整体环路以及各个模块包括鉴相器、电荷泵、低通滤波器、压控振荡器和一些辅助电路。本次设计主要采用TSMC0.18umCMOS工艺，3.3V工作电压。文章按照电路系统原理、单元电路设计及仿真和系统性能仿真详细介绍了锁相环电路的设计过程。由仿真见诶过得出单环鉴相器不能完成时钟数据恢复；其次，频率综合的应用中比较了两种电荷泵对锁相环系统的影响。全部电路经仿真基本满足设计要求。10.期刊论文唐世民.何小威.陈吉华.陈怒兴.TangShimin.HeXiaowei.ChenJihua.ChenNuxing适用于半速率CDR改进型VCO的设计与实现-半导体技术2008,33(1)在0.13μm数字CMOS工艺下设计实现了一种改进型的差分振荡器电路,该电路采用四级环形结构,其中心工作频率为1.25GHz,版图面积为50μm×50μm,工作范围1.1～1.4GHz,VCO的增益约为300MHz/V,在1.2V电源电压下、工作频率为1.25GHz时的平均功耗约为10mW.版图后模拟结果表明,该VCO输出的四相时钟信号间隔均匀,占空比接近50%,可适用于基于PLL的2.5Gbps的半速率时钟数据恢复电路.本文链接：授权使用：上海海事大学(wflshyxy)，授权号：916aa49f-de5a-4a7d-940d-9df801465705下载时间：2010年9月21日