MW级风机独立安全链中基于

1MW级风机独立安全链中基于FPGA的超速保护设计与实现徐兴康朱蕴李新育上海电气自动化设计研究所有限公司摘要：采用FPGA设计并实现了MW级风机独立安全链中纯硬件的超速保护系统。该设计是基于Altera公司的ACEX1K芯片。该设计已成功应用于MW级风机主控系统中。关键词：风机FPGA超速FPGABasedDesignandImplementofOverspeedProtectioninMWWindTurbine′sIndependentSafetyChainXuXingkangZhuYunLiXinyuAbstract：FPGAdesignandimplementationofpurehardwarespeedingoverprotectionsysteminMegawattwindturbine’sindependentsafetychain.ThedesignisbasedonAltera'sACEX1Kchip.ThedesignhasbeensuccessfullyappliedonMegawattfanmaincontrolsystem.Keywords：windturbineFPGAoverspeed1引言在当今能源和环境问题日益受到关注的情况下，利用风能进行发电日益受到人们的重视。随着科学技术的不断发展，风力发电技术尤其是风电控制技术在世界范围内得到了飞快的发展，风力发电逐步走上了功率大、重量轻、造价低、可靠性高的商业化发展道路。我国地域辽阔、风力资源丰富，充分利用风能发电对解决我国日趋严重的能源问题和环境问题十分重要。近年来，我国风力发电已具备一定规模，到2001年底，已有27座稍具规模的风电场，风力发电总装机量达399.9MW。作为风力资源较为丰富的国家，利用风能发电已具备一定规模。但是，风力发电控制技术主要是引进国外技术。目前，国内已有许多单位开始着手自行开发和研究风电控制技术。公布的发明专利有一百多条。由于体制原因，理论算法研究优先于实际开发，纸上谈兵的较多，实际应用2的较少，产业化的更少。然而实际上，风能是一种低密度能源，具有不稳定性和随机性的特点。控制技术是风机安全高效运行的关键。在MW级风机控制运行中安全策略优先级要高于控制策略的优先级。因此独立可靠的安全链系统是每个MW级风机主控系统所必需的，而在独立安全链的每个环节中均采用最简单可靠的硬件来实现。任何一台大功率风机的控制系统，首先考虑的风机的失效安全保护，这是风机控制系统设计的关键。有些安全环节因其本身是开关量信号比较容易实现纯硬件链路，但还有一些安全环节本身是需要精确的模拟量或数字量信号，难以用简单的纯硬件链路实现安全链控制。超速保护就是其中一个重要的安全环节。上海电气自动化设计研究所有限公司研发的MW级大功率风机的控制系统中，独立安全链是完全自主研发的拥有自主知识产权的产品。本篇论文正是阐述了其中的一个重要安全环节超速保护的设计与实现随着现场可编程门阵列技术（FPGA）的飞速发展，利用FPGA芯片实现精确的纯硬件超速保护已成为可能。本文正是应用ALTERA公司的ACEX1K系列芯片的强大功能，来实现超速保护安全控制。2风机安全链的特点风机的安全系统是失效-安全控制模式，由于独立安全链的存在，不会导致任何叶片向小的桨距角方向变距或导致风机的加速度旋转。风机的安全链是一个硬线电路，所有为触发紧急停机1或紧急停机2的触点都是串联的。安全环中的触点有：1）紧急停机按钮1+2在机舱中；2）紧急停机按钮3在塔底；3）风轮超速保护开关；4）振动开关；5）变桨距系统的一个触点；6）风机控制器的一个触点（触发此触点的错误被列在错误列表中）；7）辅助触点，电路断流器/变频器；8）解缆3圈（机械触发）。如果安全链被打断，则一个自锁继电器被释放，此继电器可以被人工复位，也可以在电网故障后恢复时通过脉冲继电器复位。但风机安全链3不能远程复位。如果风轮超速保护开关的安全环节失效，则可能导致风机飞车，造成无可挽回的经济损失。而风轮速度是独立安全链系统中唯一需要精确测量的参数，为确保这个环节的可靠有效和必要的灵敏度，纯硬件的智能超速保护产品是非常重要的。由于不能使用依赖于软件运行的智能控制器，只有现场可编程阵列芯片（FPGA）能实现纯硬件的智能超速保护。3FPGA芯片的特点FPGA近年来在国内发展得非常快,它以编程方便灵活、集成度高、处理速度快、低功耗、高性价比、可靠性高等优点受到了广大电子设计人员的青睐。特别是在数字信号处理领域，现场可编程门阵列(FPGA)得到了广泛的应用。ALTERA公司的ACEX1K系列芯片EP1K30TC144-3具有强大功能，其处理数据的速度能达到ns级。作为该设计系统中的主处理器，可以满足实时性的要求。其规模相当于5万门阵列，对应的配置芯片为EPC1。芯片最多可用的IO脚102个，可用RAM总共有24576Bits，最大可用LE个数1728。足够满足系统设计的需要。要使EP1K30TC144-3芯片能正常工作，需要两种电源，即VCCINT和VCCIO。VCCINT是提供芯片内核工作的电源，必须保持恒定的2.5V直流供电。VCCIO是芯片输入输出引脚工作电源，根据输入输出的设备不同，可以接2.5V、3.3V或5.0V。每个ACEX1K芯片都具有一个功能强大的内部门阵列，可以用来实现内存和专门的复杂逻辑功能，也可以用来实现普通的简单逻辑的功能。这些逻辑功能的实现可以用VHDL编程语言或功能框描述来设计完成，并且编程烧录的一次性写入的配置芯片中运行。芯片的每个I/O引脚兼容TTL标准和CMOS标准，并且有独立的配置寄存器，通过此寄存器的设置，可配置I/O引脚的集电极开路方式，支持信号电平的转换，便于系统外围的扩展。4超速保护的FPGA功能块连接图1说明了超速保护的FPGA顶层模块框图。报警设定频率为BCD码输入，为了将BCD码转换成二进制数，因此选用乘加模块altmult_add，该模块具有三组乘加输入和一组13位数据宽度的输出。风轮输入的脉冲频率范4围较低，在0～99.9Hz之间，因此采用测量输入脉冲脉宽的方法。选用2个5位数据宽度的比较模块lpm_compare和1个5位数据宽度的计数模块lpm_counter来确定输入脉冲脉宽测量的计数宽度（以输入脉冲上升沿为准）。同时采用频率为100kHz的计数脉冲通过宽度为23位的计数模块lpm_counter来测量输入脉宽。为防止误动作选用锁存触发器dff输出报警信号。图2说明了超速保护的FPGA时序图。fs频率为1MHz晶振提供,进行分频后得100kHz作为计数脉冲。fx为输入脉冲，范围在在0～99.9Hz之间，fpga_out为超速保护输出，高电平为输出报警状态。BH，B，BL为设定脉冲频率的BCD码，N为脉宽采样的个数。图1FPGA顶层功能框图5图2FPGA时序图5超速保护安全链的实现原理5.1BCD码转换二进制数的实现方法将用BCD码设定的报警频率0～99.9Hz转换成二进制的数据，需要进行以下运算。由于小数无法表示，所以在开始整个运算前把小数点向右移一位（即XX.X—XXX），同时把所测频率fx也乘以10(即fx—10fx)。BH为设定频率的百位，B为设定频率的十位，BL为设定频率的个位，因此可得到等式BH×100+B×10+BL，设该等式的值为ft。如此，需要乘加模块altmult_add有3组乘加输入，而固定的输出数据宽度为13位。5.2脉宽测量计数宽度的实现方法超速保护通过测量输入风轮脉冲的脉宽来确定报警保护状态，为去除输入的波动，需要测量多个输入脉冲的脉宽取平均值。这就要求脉宽测量计数器的计数宽度可变（N≥1）。实现的方法是运用1个计数器和2个比较器完成的。首先用计数器对被测频率fx进行0～15之间的计数（N的设定范围为1～16），其次利用第一个比较器把计数值与常数1比较，当计数值大于1时比较器的输出值变高。同时利用第二个比较器，把计数值与计数宽度N值比较，当计数值小于N值时，比较器的输出值为高。最后把这两个计数器的输出值相与后所得的即为脉宽测量的计数宽度。5.3输入脉冲宽度的测量输入脉冲宽度的测量方法是采用数据宽度为23位的单向递增计数模块lpm_counter，计6数的时钟输入为fs（100kHz），计数的使能为5.2所述的计数宽度，则计数值X相当于N个输入脉冲的脉宽。此计数值X通过与设定的ft计算值Y比较，由锁存触发器dff输出报警信号。5.4超速保护比较的原理假设输入脉冲频率为fx，连续采样N个脉冲，测量平均脉宽，当测量采用的计数频率为fs，则脉宽采样计数器的计数值X为X=N×fs/fx（1）假设设定报警脉冲频率为ft（BH×100+B×10+BL=ft），连续采样N个脉冲，测量平均脉宽，当测量采用的计数频率为fs，则脉宽报警计数器的计数值Y为Y=N×fs/ft（2）超速保护的测量误差主要由式（1）中Δfx和Δfs造成，如下式：ΔX=N×Δfs/fx-N×fs×Δfx/fx2（3）fs与fx的最大值相比打了10000倍，所以ΔX的主要成份是Δfx。如图3框图所示。式（1）＜式（2），X＜Y,则fx＞ft，超速保护处于报警状态。因此只要计数值X小于计数值Y，即可指示超速报警动作。在实际的测试过程中，得到表1。图3对比框图表1测试表设定频率/Hz报警频率/Hz0.90.909.99.9119.919.8929.929.9639.939.9449.949.8559.959.9669.969.9779.979.9889.990.0899.999.7076超速保护的电路设计和线路板制作6.1原理图原理图4中，J2为有源晶振，工作电源为3.3V，1MHz的频率是提供给FPGA的工作频率。J1为FPGA的JTAG口，用来对FPGA进行在线编程，在调试过程中可以更改参数；U2为EPC1是FPGA的配置芯片，当调试正确后，可用SUPERPROUSB编程器来对该配置芯片烧入程序，在现场应用。原理图左下方的两排电容是为FPGA芯片的去耦电容。FPGA的PIN55设为输入采样时钟fs，PIN125设为被测频率fx，设定PIN21、22、27、28为BCD码BL输入，设定PIN17、18、19、20为BCD码B输入，设定PIN8、9、10、12为BCD码BL输入，设定PIN29、30、31、32为BCD码N输入，设为PIN38为超速输出FPGA_OUT。原理图5中，J1、J2、J3为BCD播盘用来设定频率XX.X，J4播盘用来设定脉宽采样的个数N。为了在设定BCD码播盘数值后，其电平输出与对应的二进制码相符，需要在公共端加上51Ω的电阻上拉，而在另一端接1KΩ的电阻下拉。原理图中另外设计有3个不同颜色的发光二极管D1、D2、D3，D1点亮指示被测频率已经超过设定频率；D2点亮指示FPGA的配制已经成功；D3点亮指示被测量频率是否输入。图4原理图a8图5原理图b原理图6中，U3、U4为两片TL10853端稳压电源芯片，通过调节调压电路中的变阻器R6和R8来取得2.5V和3.3V的输出电压，用来提供给该FPGA的VCCINT和VCCIO的供电电源。LS1为继电器JQX-115F，当FPGA中的超速输出FPGA_OUT为高时，三极管Q1、Q2导通。使得继电器线包导通，触电跳动，同时发光二极管得电发光。图6原理图c6.2线路板的制作为了使该装置的体积变得更小更紧凑，所以把整个原理通过其不同的功能分成3个部分（如图4～图6所示），并布成3块线路板（如图7～图12所示）。其中a板中主要是关于FPGA的配置以及相关器件；b板是作为该装置的面板，可用来调节设定频率、脉冲宽度、接线端子以及3个指示灯；c板主要作为该装置的电源供电部分以及继电器。3块线路板的尺寸为：a板与c板为63mm×46mm，b板为38mm×46mm。3块板通过接插件，组成一个U字形的装置，通过a板与c板上的定位孔进行固定。9图7线路板a（正面）图8线路板a（反面）图9线路板b（正面）10图10线路板b（反面）图11线路板c（正