工艺流程实验

1ISETCAD课程设计教学大纲ISETCAD环境的熟悉了解一．GENESISe——ISETCAD模拟工具的用户主界面1）包括GENESISe平台下如何浏览、打开、保存、增加、删除、更改项目；增加实验；增加实验参数；改变性能；增加工具流程等；2）理解基本的项目所需要使用的工具，每个工具的具体功能及相互之间的关系。二．工艺流程模拟工具LIGMENT/DIOS，器件边界及网格加密工具MDRAW1）掌握基本工艺流程，能在LIGMENT平台下完成一个完整工艺的模拟；2）在运用DIOS工具时会调用在LIGMENT中生成的*_dio.cmd文件；3）能直接编辑*_dio.cmd文件，并在终端下运行；4）掌握在MDRAW平台下进行器件的边界、掺杂、网格的编辑。三．器件仿真工具DESSIS，曲线检测工具INSPECT和TECPLOT。1）理解DESSIS文件的基本结构，例如：文件模块、电路模块、物理模块、数学模块、解算模块；2）应用INSPECT提取器件的参数，例如：MOSFET的阈值电压（Vt）、击穿电压BV、饱和电流Isat等；3）应用TECPLOT观察器件的具体信息，例如：杂质浓度、电场、晶格温度、电子密度、迁移率分布等。课程设计题目设计一PN结实验1）运用MDRAW工具设计一个PN结的边界（如图所示）及掺杂；2）在MDRAW下对器件必要的位置进行网格加密；3）编辑*_des.cmd文件，并在终端下运行此程序，考虑偏压分别在-2V，0V，0.5V时各自的特性；4）应用TECPLOT工具查看PN结的杂质浓度，电场分布，电子电流密度，空穴电流密度分布。提示：*_des.cmd文件的编辑可以参看软件中提供的例子并加以修改。所需条件：17103AN，18103DN设计二NMOS管阈值电压Vt特性实验1）运用MDRAW工具设计一个栅长为0.18m的NMOS管的边界及掺杂；2）在MDRAW下对器件必要的位置进行网格加密；23）编辑*_des.cmd文件，并在终端下运行此程序；4）应用INSPECT工具得出器件的Vt特性曲线；注：要求在*_des.cmd文件的编辑时必须考虑到器件的二级效应，如：DIBL效应（drain-inducedbarrierlowering）,体效应（衬底偏置电压对阈值电压的影响），考虑一个即可。提示：*_des.cmd文件编辑重点在于考虑DIBL效应时对不同Vd下栅电压的扫描，考虑体效应时对不同衬底负偏压Vsub下栅电压的扫描。并在MDRAW中改变栅长，如：0.14m，0.10m等，改变氧化层厚度，掺杂浓度重复上述操作，提取各自的阈值电压进行比较。设计三PMOS管Id-Vg特性实验1）运用MDRAW工具设计一个栅长为0.18m的PMOS管的边界及掺杂；2）在MDRAW下对器件必要的位置进行网格加密；3）编辑*_des.cmd文件，并在终端下运行此程序，其中在Vd为0V时Vg从-2V扫到0V；4）应用INSPECT工具得出器件的Id-Vg特性曲线,提取阈值电压值。提示：*_des.cmd文件的编辑必须注意PMOS管与NMOS管的不同，沟道传输载流子为空穴。注：尝试改变栅长，如：0.14m，0.10m，等，再次重复以上步骤。设计四NMOS管Id-Vd特性实验1）运用MDRAW工具设计一个栅长为0.18m的NMOS管的边界及掺杂；2）在MDRAW下对器件必要的位置进行网格加密；3）编辑*_des.cmd文件，并在终端下运行此程序；4）应用INSPECT工具得出器件的Id-Vd特性曲线。提示：*_des.cmd文件的编辑必须考虑不同栅电压下的Id-Vd（如：VVVVVVVVVVggggg0.2,5.1,8.0,5.0,2.0），dV扫描范围：0V~2V，最后得到一簇Id-Vd曲线。设计五NMOS管衬底电流特性实验1）运用MDRAW工具设计一个栅长为0.18m的NMOS管的边界及掺杂；2）在MDRAW下对器件必要的位置进行网格加密；3）编辑*_des.cmd文件，并在终端下运行此程序；4）应用INSPECT工具得出器件的Id-Vd特性曲线，观察在DD和HD方法下不同的结果。提示：*_des.cmd文件的编辑中在漏电压为2V时对栅电压进行扫描（从0V到3V）注：考虑在DESSIS中用扩散-漂移（DD：drift-diffusion：）的方法和流体力学（HD：hydrodynamics）的方法分别进行模拟，且考虑到电子要能达到衬底则设电子复合速度在衬底处为0Electrode{...{Name=substrateVoltage=0.0eRecVelocity=0}}3设计六SOI的阈值电压Vt特性实验1）MDRAW工具设计一个SOI的边界及掺杂（绝缘层厚度为50纳米，有效沟道长度为0.48m）；2）在DIOS下对器件的工艺参数值进行规定，在MDRAW中对网格进行再加密；3）编辑*_des.cmd文件，并在终端下运行此程序，其中Vg从0V扫到3V；4）应用INSPECT工具得出器件的Id-Vg特性曲线，并提取Vt和gm（跨导）。设计七SOI的Id-Vd特性实验1）MDRAW工具设计一个SOI的边界及掺杂（绝缘层厚度为50纳米，有效沟道长度为0.48m）；2）编辑*_des.cmd文件，并在终端下运行此程序，其中在Vg为3V时漏电压Vd从0V扫到3.5V；3）应用INSPECT工具得出器件的Id-Vd特性曲线。注：考虑在DESSIS中用扩散-漂移（DD）的方法和流体力学（HD）的方法分别进行模拟，得到的结果有什么不同。设计八双极型晶体管ceoV实验（ceoV即基极开路，集电极-发射极击穿电压）1）MDRAW工具设计一个双极型晶体管（平面工艺）；2）在MDRAW下对器件必要的位置进行网格加密；3）编辑*_des.cmd文件，并在终端下运行此程序，其中集电极偏压从0V扫到90V；4）应用INSPECT工具得出器件基极开路时的Ic-Vc特性曲线。提示：*_des.cmd文件的编辑要注意求解时同时考虑两种载流子，且在发射极和集电极偏压为零时对基极电压进行扫描，然后再对发射极电压进行扫描。注：观察得到的Ic-Vc特性曲线，出现了负阻特性！设计九生长结工艺的双极型晶体管试验1）参看设计八的要求，主要根据图示在MDRAW中画出边界，并进行均匀掺杂，其中E、B、C三个区域都是在Si上掺杂；2）画出V（X），E（X），估计耗尽层宽度；3）设VVBC4，VVBE3.0，画出V（X），E（X），p（x），n（x），及电流密度1810，并计算EJ，BJ，CJ，推倒和；4）Ne=51810,Nb=17102,Nc=15104单位：/3cm注：其它条件不变，在E为：Si，B、C都为Ge时重复上述过程4设计十NMOS管等比例缩小定律的应用1）根据0.18mMODFET的结构（如图所示），在MDRAW下设计一个0.10mMOSFET，其中考虑栅长、氧化层厚度、掺杂浓度、结深的等比例缩小；2）编辑*_des.cmd文件，并在终端下运行此程序，其中在Vd为0.1V时Vg从0V扫到2V；3）在INSPECT中得到Id-Vg曲线图，验证其特性参数（如：阈值电压Vt）的变化是否遵循等比例缩小定律。提示：等比例缩小定律：1、CE律（恒定电场等比例缩小）在MOS器件内部电场不变的条件下，通过等比例缩小器件的纵向、横向尺寸，以增加跨导和减少负载电容，由此提高集成电路的性能。为保证器件内部的电场不变，电源电压也要与器件尺寸缩小同样的倍数。2、CV律（恒定电压等比例缩小）即保持电源电压VDD和阈值电压VT不变，对其他参数进行等比例缩小。CV律一般只适用于沟道长度大于1um的器件。3、QCE律是对CE律和CV律的折中，通常器件的尺寸缩小κ倍，但电源电压只是变为原来的λ/κ倍。5详见下表：参数CE（恒场）律CV（恒压）律QCE（准恒场）律器件尺寸L、W、tox等1/κ1/κ1/κ电源电压1/κ1λ/κ掺杂浓度κκ2λκ阈值电压1/κ1λ/κ电流1/κκλ2/κ负载电容1/κ1/κ1/κ电场强度1κλ门延迟时间1/κ1/κ21/λκ功耗1/κ2κλ3/κ2功耗密度1κ3λ3功耗延迟积1/κ31/κλ2/κ3栅电容κκκ面积1/κ21/κ21/κ2集成密度κ2κ2κ2参考：甘学温，黄如，刘晓彦，张兴编著《纳米CMOS器件》，科学出版社，2004设计十一NMOS亚阈值转移特性试验1）运用MDRAW工具设计一个NMOS管的边界及掺杂；2）在MDRAW下对器件必要的位置进行网格加密；3）编辑*_des.cmd文件，并在终端下运行此程序，其中在Vg=0V时Vd从0V扫到2V).4）应用INSPECT工具得出器件的亚阈值电压特性曲线，其中Y轴坐标用对数坐标（方便观察亚阈值斜率），提取亚阈值斜率很亚阈值泄漏电流。提示：改变沟道长度（0.18m，0.14m，0.10m，0.06m）或改变氧化层厚度oxt（10nm-100nm），在INSPECT中观察亚阈值电压特性曲线，并提取不同的亚阈值电压值进行比较。6设计十二二极管工艺流程实验1）编写*_dio.cmd文件（或在LEGMENT操作平台下）对二极管的整个工艺流程进行模拟：下面给出工艺参数：衬底掺杂：N-typewafer=Phos/5e14,Orientation=100；氧化淀积：200A；粒子注入：B/30K/5e12/T7；热退火：temperature=(1100),time=30mine,Atmosphere=Mixture.2）运行*_dio.cmd文件，观察其工艺执行过程。3）在MDRAW工具中调入DIOS中生成的mdr_*.bnd和mdr_*.cmd文件，再对器件的网格进行更进一步的加密。4）编辑*_des.cmd文件，并在终端下运行此程序，其中考虑二极管偏压分别在-2V，0V，0.5V时的输出特性，及其击穿特性；设计十三NMOS工艺流程实验1）编辑*_dio.cmd文件（或在LEGMENT操作平台下）对NMOS进行工艺流程模拟，工艺参数见注释；2）运行*_dio.cmd文件，观察其工艺执行过程。3）在MDRAW工具中调入DIOS中生成的mdr_*.bnd和mdr_*.cmd文件，再对器件的网格进行更进一步的加密。4）编辑*_des.cmd文件，并在终端下运行此程序，其中对其简单的Id-Vg特性进行模拟；5）在INSPECT中观察不同的工艺参数值对器件的特性有何影响，特别的对阈值电压的影响。注：simplenmosexample：substrate(orientation=100,elem=B,conc=5.0E14,ysubs=0.0)comment('p-well,anti-punchthrough&Vtadjustmentimplants')implant(element=B,dose=2.0E13,energy=300keV,tilt=0)implant(element=B,dose=1.0E13,energy=80keV,tilt=7)implant(element=BF2,dose=2.0E12,energy=25keV,tilt=7)comment('p-well:RTAofchannelimplants')diff(time=10s,temper=1050)comment('gateoxidation')diff(time=8,temper=900,atmo=O2)comment('polygatedeposition')deposit(material=po,thickness=180nm)comment('polygatepattern')mask(material=re,thickness=800nm,xleft=0,xright=0.09)comment('polygateetch')etching(material=po,stop=oxgas,rate(aniso=100))7etching(material=ox,stop=sigas,