集成电路课程设计(范例)

1集成电路课程设计1.目的与任务本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。2.设计题目与要求2.1设计题目及其性能指标要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：（1）可驱动10个LSTTL电路（相当于15pF电容负载）；（2）输出高电平时，|IOH|≤20μA，VOH，min=4.4V；（3）输出底电平时，|IOL|≤4mA，VOL，man=0.4V；（4）输出级充放电时间tr=tf，tpd＜25ns；（5）工作电源5V，常温工作，工作频率fwork=30MHz，总功耗Pmax＝150mW。2.2设计要求1.独立完成设计74HC139芯片的全过程；2.设计时使用的工艺及设计规则：MOSIS:mhp_n12；3.根据所用的工艺，选取合理的模型库；4.选用以lambda(λ)为单位的设计规则；5.全手工、层次化设计版图；6.达到指导书提出的设计指标要求。3.设计方法与计算3.174HC139芯片简介274HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示：图174HC139芯片管脚图表174HC139真值表片选输入数据输出CsA1A0Y0Y1Y2Y30000111001101010110101111101××1111从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。2—4译码器的逻辑表达式，如下所示：01010AACAACYss01011AACAACYss301012AACAACYss01013AACAACYss74HC139的逻辑图如图2所示：图274HC139逻辑图3.2电路设计本次设计采用的是m12_20的模型库参数进行各级电路的尺寸计算，其参数如下：NMOS:εox=3.9×8.85×10﹣12F/mμn=605.312×10﹣4㎡/Vstox=395×10﹣10mVtn=0.81056VPMOS:εox=3.9×8.85×10﹣12F/mμp=219×10﹣4㎡/Vstox=395×10﹣10mVtp=﹣0.971428V3.2.1输出级电路设计根据要求输出级电路等效电路图如图3所示，输入Vi为前一级的输出，可认为是理想的输出，即VIL=Vss,VIH=VDD。4图3输出级电路（1）输出级N管（W/L）N的计算当输入为高电平时，输出为低电平，N管导通，且工作在线性区，而后级有较大的灌电流输入，要求|IOL|≤4mA，VOL，man=0.4V，根据NMOS管理想电流分方程分段表达式：因此，则，(2)输出级P管（W/L）P的计算当输入为低电平时，输出为高电平，P管导通，且工作在线性区。同时要求N管和P管的充放电时间tr=tf，分别求出这两个条件下的（W/L）P，min极限值，然后取大者。1.以|IOH|≤20μA，VOH，min=4.4V为条件计算（W/L）P，min极限值：用PMOS管的理想电流方程分段表达式：5因此,则，2.N管和P管的充放电时间tr和tf表达式分别为ddtnddtnddtnddddtnnnoxoxLfVVVVVVVVVWLtCt2019ln11.022ddtpddtpddtpddddtpppoxoxLrVVVVVVVVVWLtCt2019ln11.022令tr=tf可以计算（W/l）p,min的值，计算过程如下：计算得出：则（W/L）P=140取其中的大值作为输出级P管的尺寸，则（W/L）P=1403.2.2内部反相器中各MOS管的尺寸计算内部基本反相器如图4所示，它的N管和P管尺寸依据充放电时间tr和tf方程来求。关键点是先求出式中CL（即负载）。6图4内部反相器它的负载由以下三部分电容组成：①本级漏极的PN结电容CPN；②下级的栅电容Cg；③连线杂散电容CS。①本级漏极的PN结电容CPN的计算CPN＝Cj×（Wb）+Cjsw×(2W+2b)其中Cj是每um2的结电容，Cjsw是每um的周界电容，b为有源区宽度，可从设计规则获取。如若最小孔为2λ×2λ，孔与多晶硅栅的最小间距为2λ，孔与有源区边界的最小间距为2，则取b＝6λ。Cj和Cjsw可用相关公式计算，或从模型库选取，或用经验数据。其中采用的模型库参数如下所示：25./109mFCNjmFCNjsw/1025.510.24./10033.2mFCPjmFCPjsw/10310.总的漏极PN结电容应是N管和P管的总和，即：注意：此处WN和WP都为国际单位②栅电容Cg的计算7Cg＝Cg，N＋Cg，P＝oxoxNtA＋oxoxPtA＝（WN＋WP）Loxoxt此处WN和WP为与本级漏极相连的下一级的N管和P管的栅极尺寸，近似取输出级WN和WP的尺寸。将输出级N管和P管的宽长比：（W/L）N=48和（W/L）P=140代入公式进行计算，根据设计规则，λ=0.6μ，L=2λ=1.2μ，代入得：③连线杂散电容CSCS＝oxoxtA一般CPN＋Cg≈10CS，可忽略CS作用，因此可以得出：又因为：ddtnddtnddtnddddtnnnoxoxLfVVVVVVVVVWLtCt2019ln11.022ddtpddtpddtpddddtpppoxoxLrVVVVVVVVVWLtCt2019ln11.022令，并把的值代入公式，根据≤2nS的条件，计算出WN和WP的值。8即，使=2nS，即因此，所以，内部反相器的尺寸为：3.2.3内部逻辑门MOS的尺寸计算内部逻辑门的电路如图5所示。根据截止延迟时间tpLH和导通延迟时间tpHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变，即：，内部反相器，与非门，内部反相器，与非门＝＝PP3LWLWLWLWNN9图5内部逻辑门代入内部反相器的尺寸得，内部逻辑门的尺寸为：3.2.4输入级设计由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用如图6所示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度。图6输入级电路10（1）输入级提拉管P2的（W/L）P2的计算为了节省面积，同时又能使ViH较快上升，取（W/L）P2＝1。若取L=2λ，W=2λ，要特别注意版图的画法，不要违反设计几何规则。为了方便画版图，此处的L允许取6λ。所以，（2）输入级P1管（W/L）P1的计算此处P1管的尺寸取内部反相器中P管的尺寸，则（3）输出级N1管（W/L）N1的计算由于要与TTL电路兼容，而TTL的输出电平在0.4～2.4V之间，因此要选取反相器的状态转变电平：又知：代入数据得：计算得到：又因为noxoxnnLWt，poxoxppLWtVVVViHiLI4.12*min,max,pnpntntpddIVVVV/1/*＝11所以，因此，3.2.5缓冲级的设计（1）输入缓冲级由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中Cs经一级输入反相器后，形成sC，用sC去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用sC驱动，必须加入缓冲门。由于A1、A0以及01A、　A各驱动内部与非门2个，所以可以不用缓冲级。Cs的缓冲级设计过程如下：Cs的缓冲级与输入级和内部门的关系如图7所示。图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的。图7Cs的缓冲级输入级CMOS反相器P1管和N1管尺寸，M2的P管和N管的尺寸即为内部基本反相器P1管和N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为2～10。具体可取N。N为扇出系数，它的定义是：积前级等效反相器栅的面下级栅的面积＝N在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。12因此，所以，(2)输出缓冲级由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M1，如图8所示。将与非门M0等效为一个反相器，类似上述Cs的缓冲级设计，计算出M1的P管和N管的尺寸图8输出缓冲级同理，级间的扇出系数为：积前级等效反相器栅的面下级栅的面积＝N将内部逻辑门等效为一个反相器，则其等效尺寸等于内部反相器的尺寸，计算得出：所以，133.2.6输入保护电路设计因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因（如触摸），感应的电荷无法很快地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS器件失效，因此要设置保护电路。输入保护电路有单二极管、电阻结构和双二极管、电阻结构。图9所示的为双二极管、电阻结构输入保护电路。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300～500Ω。二极管的有效面积可取500μm2，或用Shockley方程计算。输入保护电路的版图可按相关的版图设计要求自己设计，也可调用单元库中的pad单元版图。如果版图设计中准备调用单元库中的pad标准单元版图，因其包含保持电路，就不必别外的保护电路设计。图9输入保护电路至此，完成了全部器件的尺寸计算，汇总列出各级N管和P管的尺寸如下：输入级：内部反相器：14输入缓冲级：内部逻辑门：输出缓冲级：输出级：3.3功耗与延迟估算在估算延时、功耗时，从输入到输出选出一条级数最多的去路进行估算。在74HC139电路从输入到输出的所有各支路中，只有Cs端加入了缓冲级，其级数最多，延时与功耗最大，因此在估算74HC139芯片的延时、功耗时，就以Cs支路电路图(如图10所示)来简化估算。图10153.3.1模型简化由于在实际工作中，四个三输入与非门中只有一个可被选通并工作，而另三个不工作，所以估算功耗时只估算上图所示的支路即可。在Cs端经三级反相器后，与四个三输入与非门相连，但图10所示的支路与另外不工作的三个三输入与非门断开了，所以用负载电容CL1来等效与另外三个不工作的三输入与非门电路，而将工作的一个三输入与非门的两个输入接高电平，只将Cs端信号加在反相器上。在X点之前的电路，由于A0，A1，Cs均为输入级，虽然A0、A1比Cs少一个反相器，作为工程估算，可以认为三个输入级是相同的，于是，估算功耗时对X点这前的部分只要计算Cs这一个支路，最后将结果乘以3倍就可以了。在X点之后的电路功耗，则只计算一个支路。3.3.2功耗估算CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS电路忽略漏电，静态功耗近似为0，工作频率不高时，也可忽略交变功