超大规模集成电路第三章.

第三章.逻辑门静态互补逻辑门结构逻辑门电特性互连特性控制逻辑可替换门电路3.1静态互补逻辑门结构门和混合逻辑静态互补逻辑门结构混合逻辑表达混合逻辑：功能值是由一些功能点结合的一个逻辑门实现一个特定的逻辑功能说明（逻辑等式）和实行（逻辑门网络）都写在布尔逻辑里面逻辑等式和逻辑门网络都由布尔功能实现.——与,＋——或，’——非，|——同或，⊕——异或门设计为什么为逻辑功能设计门的不必为了所有的逻辑表达都在库里面有逻辑门一个逻辑表达会映射成一个消耗很多面积，延时和功耗的门布林代数术语非冗余功能：f=a’b+ab’a是一个变量；a和a’都是符合ab’是一个条件假如在不改变真值的情况下没有符号可以被取消，那这个功能就是非冗余的完备假如所有的布林功能通过混合功能实现，那一系列功能f1,f2……就是完全的NAND是一个完整的表达；NOR是一个完整的表达；{AND,OR}则不完整传输门是不完整的假如你的逻辑门是不完整的，你就不能设计一个抽象的逻辑静态互补门互补：有互补的上拉（p－型）和下拉（n－型）网络（e.g.CMOS反相器）静态：不依赖存储电荷简单，有效，可靠；因此使用广泛反相器版图NAND门NAND版图大尺寸管子NOR门NOR版图AOI/OAI门AOI＝与/或/反相；OAI＝或/与/反相实现大的功能上拉和下拉网络都是很简洁的：比NAND/NOR网络面积上更小，速度更快AOI312:3个与输入，1个与输入（伪门），2个与输入或者合并这些，然后反相AOI举例上拉/下拉网络设计上拉和下拉网络是双重的为设计一个门，先设计一个网络，然后进行相反的计算得到令一个网络举例：设计一个当输出为0时候的上拉网络，然后相反得到下拉网络双网络结构3.2逻辑门电特性电特性传输特性延时功耗寄生效应驱动大负载逻辑级固定的逻辑0/1由Vss/Vdd定义内部的逻辑值Vl/Vh的跃进不是象其他的逻辑家族一样直接由电路特性决定一级逻辑和下一级逻辑的耦合必须保证一级的输出能驱动下一级的输入传输特性传输曲线显示了静态输入/输出联系－保持输入电压，测量输出电压反相器传输曲线逻辑门限在传输曲线的斜率为－1的点处取门限电压反相器在Vl和Vh点之间有高的增益，在传输曲线的外部区域有低的增益注意逻辑0和1区域不是同样的大小－因此，高的上拉阻抗导致了小的逻辑1区域噪声容限噪声容限＝在一个门的输入和下一个门输出之间的电压差。噪声超过了噪声容限就会使得下一个门的产生错误的输出。在静态门，t＝∞电压是Vdd和Vss，这样噪声容限就为Vdd－Vh和Vl－Vss逻辑门延时逻辑门一个最重要的特性假设理想的输入，RC负载延时假定假定在一个时刻只有一个管子导通.这给出了两个问题：上升时间，上拉网络通下降时间，上拉网络关断为管子假定阻抗模型。忽略饱和区和非特征线性区，但是结果是可以接受的通过管子电流管子开始与饱和区，然后进入了线性区管子的阻抗模型在两个电压的平均V/I★最大输出电压★线性区的中间电压为Vds，漏电流为Id.输入即总是为Vgs＝Vdd－Vss阻抗的近似值门延时的测量方法:延时：输出电压门达到稳定态的50％值所需的时间。传输时间：输出门电压的从逻辑0的稳态电压10％到逻辑1的稳态电压90%值所经历的时间。传输时间经常使用。反相器的延时电路负载是电阻和电容，驱动是电阻。反相器的延时和τ模型1.τ模型：基于RC时间常数τ的门延时2.Vout(t)=(VDD-VSS)exp{-t/(RN+RL)/CL},RL它是连接下个状态的连线阻抗，假定它的阻抗为0。td=-(Rn+RL)CLln0.5=069RnCL，tf=-(Rn+RL)CLln0.9=2.2RCL，tf和td是指门的电压从0.9(VDD-VSS)变化到0.1(VDD-VSS)所需的时间。例如：CL是指对采用0.5um处理工艺的最小尺寸晶体管(L=2λ，W=3λ)的两个门的电容。求上拉回路的延时时间，采用上拉电阻Rp。tf∝τ∝（L/W）τ模型中的反相器延时1.0.5微米的处理工艺。★Rn=3.9kΩ，★Cf=0.68fF2.因此★td＝0.69*3.9*0.68E-15＝1.8ps，★tf＝2.2*3.9*0.68E-15＝5.8psRC电路时间的近似的程度矩形波输入的近似程度采用上拉电路的结果。其他模型电流源模型（在功耗和延时章节中学习使用）。tf=CL(VDD-VSS)/Id=CL(VDD-VSS)/0.5*K’(W/L)(VDD-VSS-Vt)2适用的模型：对测量的电路特性的合适曲线基体效应和门电路在门电路网络中的源极和基体可能接在不同的电压值上。体效应和门的输入时序为了尽量减小基体效应，把早来一点的信号送入最靠近电源的晶体管上电源功耗分析1.几乎所有电源功耗都是消耗在（晶体管的）开关上。2.静态功耗消耗是由于泄漏电流引起的。3.一个令人惊讶的结果：电源的功耗是独立与上拉和下拉电路的版图的尺寸。电路的电源功耗2。输入是方波电源的功耗分析1.一个周期的需要电容一次充电和一次放电：E=CL(VDD-VSS)22.时钟频率：f＝1/t，能量：E=CL(VDD-VSS)2，功耗＝E×f＝f×CL(VDD-VSS)2电源功耗的观察1.上拉和下拉电阻在公式中不参与功耗的计算。2.功耗的大小取决于信号的频率3.低速的电路消耗较少的能量，（但是执行相同的运算消耗差不多的能量。）速度－功耗产品介绍也就是功耗－延时产品这个可以帮助测量一个逻辑门系列的功耗情况对于静态CMOS门：★SP=P/f=CV2静态CMOS速度－功耗产品是独立于信号的频率的。★电压的缩放比例取决于这个事实。寄生影响和性能b:Inputa:PowerSupplyc:Outputa:PowerSupply寄生影响a：在供电电源上如果没有电感的时候，有电容是没关系的，而电阻会引起静态门的域值下降。可能引起伪nMOS电路的出错。b：增加电阻或者电容会减少输入的上升沿。C：与在b中的寄生情况相似，但是靠近源极的电阻更加有害，因为这样必须给电容充更多的电荷。驱动更大的负载1.有时必须驱动大的负载。★一种情况是不在芯片内。★另一种是在芯片上通过很长的线路驱动2.解决这个问题的方法是增大驱动晶体管的尺寸，现在的驱动器比以前的有更大的电容。级联驱动电路最优化的尺寸1.使用链接起来的反相器，每一个反相器比它前一个有更大的晶体管。2.尽量减少驱动链路中的总的延时。★Tout=n(Cbig/Cg)1/ntmin3.驱动链路的最佳数目：★nopt=In(Cbig/Cg)4.驱动器的尺寸大小是以参数a的指数规律变化的。3.3互连特性连线延时缓存的插入搅扰感性互连连线延时1.连接线有寄生的阻抗和容抗。2.在深亚微米的中，连接线的寄生效应开始占主导地位。3.分布式的RC引入了时间沿着连接线进入门到门的延时的飞跃。RC传输线假定主要的电容都耦合到地，电感可以忽略。各相应的电容和电阻值为：ri,ciElmore延时Elmore定义通过线性网络的延时，作为网络冲击响应的第一个瞬态。RCElmore延时1.延时可以通过计算以下几部分之和得到：2.电阻必须使所有下拉电容都充电。3.延时随着线长的平方的增加而增加。4.具有最小RC值的产品通过增加线长来减小延时的增加。RC传输线1.更复杂的分析。2.阶跃响应：线的尺寸1.线长有布局结构决定，但我们可以选择线的宽度去减小延时。2.线的宽度可以通过改变从驱动器到驱动下拉电容的电阻之间的距离而加以改变。优化线的尺寸1.拥有最小延时的线呈指数衰减的形状。2.最佳的尖端细的线大约能改进8%的延时。近似的指数形状可以用一些长方形部分来近似最佳的指数形状。树状线的指数形式树的不同分枝可以设定不同的宽度来优化其延时。生成树一棵生成树把源极和漏极之间走向分成几个直线部分。Steiner树一个Steiner点是建立新分枝的中间点。RC树RC传输线的一般形式在RC传输线中插入缓冲器1.假设RC传输线2.假设是驱动器的电阻，是驱动器的输入电容。3.如果想把线分成单位长度为l的k段，那么每个缓冲器的尺寸是h。插入缓冲器的分析1.假设h=1,2.假设h为任意值：这里：k是在转发器系列中中继器的个数h是每个中继器的尺寸，它与中继器的电容或面积成正比是内部连线的总电阻，是内部连线的总电容是一个最小尺寸电容的输出电阻，是一个最小尺寸电容的输出电容一个插入缓冲器的例子1.最小尺寸的反相器驱动第一层金属线，其线的长宽为2.那么如果增加驱动器尺寸为原来的4倍，减少阻抗为原来的1/4，将电容值增大4倍。结果，k和T%50保持不变，但是缓冲器的面积变为原来的1/4!RC交调失真—RC线路的串扰1.交调失真使信号传输减速----增加噪声的累积2.对两个网络的分析：1）攻击网络引起干扰2）受攻击网络被干扰攻击者和受攻击者线的横截面一个受攻击网络被两个攻击网络环绕。交调失真延时与线宽长比的关系交调失真延时（结论）1.对于任何给定间距的线的最佳线宽是在上图U形曲线的底端。2.最佳的线宽随着线间的间距的增加而增加。RLC传输线1.大多数结果来源于书上曲线图表中的设置。2.传播延时主要依赖于参数（阻尼系数），这里3.50%的传播延时可以根据计算得到。3.4开关逻辑开关逻辑开关逻辑1.用网络开关可以实现布尔公式。2.用MOS管构造传输门开关。3.传输门没有放大功能，但它有较小的布局。开关的类型N型开关的行为（behavior）当N型开关导通的时候，它有一个源漏压降。1）能完好地传输逻辑0。2）对逻辑1，它会引入一个门限电压降。N型开关驱动静态逻辑开关低速驱动静态门，但门重建逻辑标准。N型开关驱动开关逻辑电压降会引起下一级门电路轻微地导通。互补开关的特性互补开关能够产生逻辑0和逻辑1的电压N型晶体管实现逻辑0；P型晶体管实现逻辑1。版图特征对于一个反相器，有两个源/漏面积没有门电容3.5可选门电路伪nMOS门DCVS逻辑Domino门伪nMOS门使用一个p型管作为上拉阻抗，n型网络实现下拉特性消耗静态功耗比静态门具有更小的上拉网络因为上拉fighting，下拉时间比较长输出电压逻辑1输出总是VDD逻辑0输出大于VSS一般选择VOL=0.25(VDD－VSS）DDV产生输出电压对逻辑0输出，上拉和下拉组成一个分压器必须选择合适的n，p晶体管的尺寸形成要求的有效阻抗率下拉网络的有效阻抗必须是在最坏情况下得到的－级联的n型管意味着更大的晶体管晶体管比率计算（W/L）固定状态逻辑0输出：★上拉在线性区，Vds＝Vout－(VDD－VSS）★下拉在饱和区★输出低电压Vout＝VOL=0.25(VDD－VSS）上拉下拉的电流大小一样晶体管比率计算（续）两电流相等★Idp＝Idd使用.25um工艺，3.3v供电电压★（Lp/Lp）/（Wn/Ln）＝3.9推导公式参见（3。21）DCVS逻辑DCVS：differentialcascodevoltagelogic差分共基电压门静态逻辑－不消耗直流功耗使用锁闩快速计算输出需要反相输入，得到反相输出DCVS结构DCVS工作每个互补下拉网络完成一个到供电模块的路径一旦打开其他p型管，下拉网络将降低输出电压，同时他也为下降节点关闭p型管DCVS例子预充电逻辑预充电利用存储电荷来帮助评估预充电节点，有选择的放电利用n型管高速的优点评估过程需要多个阶段Domino逻辑在两个阶段利用充电时钟计算输出★预充电★估值不完全等同于一个逻辑，因为不能反相Domino门结构Domino工作阶段由时钟Φ控制预充电：p型管上拉预充电存储节点；反相器保证输出变低赋值：存储节点被下拉，输出变高Domino缓冲因为两个原因需要输出反相器★保证输出从低电平开始变高，所以多米诺输出能与其他的多米诺门相连★保护存储节点免受外界干扰Domino工作情况Domino结果各级门输出依次下降单调性多米诺门输入必须与前一级多米诺门的反相器相连：避免短