第二章集成电路制作工艺.

1第二章集成电路制作工艺22.1集成电路加工的基本操作1.形成某种材料的薄膜2.在各种薄膜材料上形成需要的图形3.通过掺杂改变材料的电阻率或杂质类型3形成某种材料的薄膜•二氧化硅（SiO2）•多晶硅•氮化硅•金属硅化物•金属薄膜4薄膜形成方法•溅射•化学汽相淀积–CVD(ChemicalVaporDeposition)•物理汽相淀积–PVD(PhysicalVaporDeposition)5二氧化硅薄膜的形成22SiOOSi高温•干氧化法•湿氧化法6在薄膜上形成图形•光刻和刻蚀–甩胶–曝光（亮区和暗区）–显影–刻蚀（湿法刻蚀和干法刻蚀）–去胶7负胶光刻示意图8正胶和负胶的差别9通过掺杂改变材料的电阻率或杂质类型掺杂原理10硅的共价键11金刚石结构12硅晶格的二维表示13掺磷14掺硼—未电离15掺硼—电离16通过掺杂改变材料的电阻率或杂质类型•衬底可以通过扩散或离子注入改变材料的电阻率，或改变局部的杂质类型，从而形成pn结•集成电路中主要是通过离子注入进行掺杂(doping)–常温注入–离子注入需要退火•集成电路中掺杂工艺用于改变材料电阻17扩散182.2典型的CMOS结构和工艺•CMOS—ComplementaryMetalOxideSemiconductor–由NMOS和PMOS组成19MOSFET平面图20MOSFET剖面图21CMOSProcess22AModernCMOSProcessp-welln-wellp+p-epiSiO2AlCupolyn+SiO2p+gate-oxideTungstenTiSi2Dual-WellTrench-IsolatedCMOSProcess23CircuitUnderDesignVDDVDDVinVoutM1M2M3M4Vout224ItsLayoutView252.2.2n阱CMOS结构和工艺•CMOS工艺要解决在一块衬底上同时制作NMOS和PMOS•阱的概念26N阱CMOS反相器版图27N阱CMOS工艺流程演示28衬底选择•100晶向硅片•电阻率10~50Ωcm•700μm厚•还可以采用外延片29氧化层生长光刻1，刻N阱掩膜版氧化层P-SUB30曝光光刻1，刻N阱掩膜版光刻胶掩膜版31氧化层的刻蚀光刻1，刻N阱掩膜版32N阱注入光刻1，刻N阱掩膜版磷P33形成N阱N阱P-SUB阱推进Si3N4缓冲用SiO2P-SiSUBN阱34氮化硅的刻蚀光刻2，刻有源区掩膜版二氧化硅掩膜版N阱有源区有源区35场氧的生长光刻2，刻有源区掩膜版二氧化硅氮化硅掩膜版N阱36去除氮化硅光刻3，刻多晶硅掩膜版FOXN阱栅氧化层37重新生长二氧化硅（栅氧）光刻3，刻多晶硅掩膜版栅氧场氧N阱栅氧化层38生长多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱多晶硅栅氧化层39刻蚀多晶硅光刻3，刻多晶硅掩膜版掩膜版N阱N阱NMOS管硅栅40n+离子注入光刻5，刻N+离子注入掩膜版N阱磷PN阱NMOS管硅栅41刻蚀多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱N阱PMOS管硅栅42p+离子注入光刻4，刻P+离子注入掩膜版硼B掩膜版N阱N阱PMOS管硅栅43生长磷硅玻璃PSGPSGN阱N阱磷硅玻璃44光刻接触孔光刻6，刻接触孔掩膜版P+N+N阱N阱VoVinVSSVDDP-SUB磷注入硼注入磷硅玻璃PMOS管硅栅NMOS管硅栅45刻铝光刻7，刻Al掩膜版AlN阱N阱VoVinVSSVDDP-SUB磷注入硼注入磷硅玻璃PMOS管硅栅NMOS管硅栅46刻铝VDDVoVSSN阱N阱VoVinVSSVDDP-SUB磷注入硼注入磷硅玻璃PMOS管硅栅NMOS管硅栅47光刻8，刻压焊孔掩膜版钝化层N阱淀积钝化层N阱VoVinVSSVDDP-SUB磷注入硼注入磷硅玻璃PMOS管硅栅NMOS管硅栅48光刻8，刻压焊孔掩膜版钝化层N阱淀积钝化层N阱VoVinVSSVDDP-SUB磷注入硼注入磷硅玻璃PMOS管硅栅NMOS管硅栅49AlSiO250后续工作•设计（design-fabless）•生产（manufacturing-fab）•封装（package）•测试（testing）51BondingTechniquesLeadFrameSubstrateDiePadWireBonding52Tape-AutomatedBonding(TAB)(a)PolymerTapewithimprinted(b)Dieattachmentusingsolderbumps.wiringpattern.SubstrateDieSolderBumpFilm+PatternSprocketholePolymerfilmLeadframeTestpads53Flip-ChipBondingSolderbumpsSubstrateDieInterconnectlayers54Package-to-BoardInterconnect(a)Through-HoleMounting(b)SurfaceMount55PackageTypes56Multi-ChipModules57582.2.3体硅CMOS中的闩锁效应•寄生晶体管–纵向寄生—n阱中的PMOS与衬底–横向寄生---NMOS与衬底、n阱•一旦发生闩锁效应可能永久破坏集成电路5960N阱剖面图61寄生双极晶体管实际位置62寄生双极晶体管的等效电路•VoutVDD+0.7•Vout-0.7•β1β2163发生闩锁效应后的I-V特性6465闩锁效应的预防措施•减小寄生电阻RW和Rs–适当增大衬底和阱区的掺杂浓度–合理安排衬底和阱区的接触孔•降低寄生双极晶体管的电流增益–增大基极宽度---阱深–增大NMOS和PMOS的距离66闩锁效应的预防措施•衬底加反向偏压---有负面影响•加保护环–NMOS周围加接地的p+保护环–PMOS周围加接VDD的n+保护环67有保护环的n阱CMOS68闩锁效应的预防措施•采用外延衬底–收集PNP晶体管的集电极电流69采用外延材料防止闩锁效应70闩锁效应的预防措施•采用SOICMOS技术—绝缘衬底CMOS71SOICMOS722.2.4CMOS版图设计规则•集成电路的制作过程等价于一个图形转移的过程---将版图转移至硅片上–在转移过程中可能出错，影响成品率和可靠性–版图本身也可能有错–版图设计也要考虑转移的方便性73CMOSProcessLayersLayerPolysiliconMetal1Metal2ContactToPolyContactToDiffusionViaWell(p,n)ActiveArea(n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect(p+,n+)Green74Layersin0.25mmCMOSprocess75Intra-LayerDesignRulesMetal2431090WellActive33Polysilicon22DifferentPotentialSamePotentialMetal1332ContactorViaSelect2or62Hole76TransistorLayout1253Transistor77ViasandContacts121ViaMetaltoPolyContactMetaltoActiveContact125432278SelectLayer133222WellSubstrateSelect3579CMOSInverterLayoutAA’np-substrateFieldOxidep+n+InOutGNDVDD(a)Layout(b)Cross-SectionalongA-A’AA’80LayoutEditor81DesignRuleCheckerpoly_not_fettoall_diffminimumspacing=0.14um.82版图设计规则的两种形式•微米规则–直接以微米为单位标注各个尺寸–通用性差•λ规则–λ为工艺中能实现的最小尺寸，一般为套刻间距–通用性强，适于CMOS等比例缩小的规律–在深亚微米不适用•两种规则见p30表2.2-3和2.2-4832.3深亚微米CMOS结构和工艺•Lg0.25μm称为深亚微米•短沟道效应–衬底源/漏区非常接近，容易造成耗尽层贯通，使漏电流从体硅衬底内流通，导致晶体管失去开关电流的控制功能。84先进的深亚微米CMOS剖面图852.3.1浅沟槽隔离•常规LOCOS（LOCalOxidationofSilicon）在芯片表面会形成较大台阶•“鸟嘴”使有源区面积减小•厚的场氧化物占用面积•高温氧化形成厚氧化层时造成硅片损伤86浅沟槽隔离•基于现代的刻蚀技术可以实现很大的纵横比，不会形成”鸟嘴”。•沟槽隔离的氧化物是用CVD淀积方法制备，避免了高温热损伤。87生长薄SiO2并淀积氮化硅88光刻、刻蚀（RIE）形成沟槽89场区注入、淀积二氧化硅90化学机械抛光912.3.2外延双阱工艺•常规单阱CMOS工艺，阱区浓度较高。–较大的衬偏系数•影响阈值电压–增加寄生电容92阱形成93栅氧化、多晶硅淀积94栅形成95源、漏区注入96栅侧墙保护97形成硅化物982.2.3沟道区逆向掺杂和环绕掺杂•0.1um长的沟道，其中的杂质原子数只有几百个。•杂质数量的随机涨落将导致阈值电压的离散99逆向掺杂100Delta沟道技术101Halo掺杂结构（环绕掺杂）102Pocket结构（环绕掺杂）1032.3.4n+、p+两种类型的硅栅•栅电极材料会影响阈值电压•为了CMOS电路特性对称，NMOS和PMOS的阈值电压的绝对值应相等•NMOS用n+硅栅•PMOS用p+硅栅1042.3.5源、漏延伸区SDE（Source-DrainExtension）1052.3.6硅化物自对准结构•减小栅串联电阻•减小源、漏区寄生电阻•Salicide---SelfAlignedSilicide106Salicide结构减小源、漏区串联电阻1072.3.7铜互连•随着尺寸的缩小，器件的速度提高，而互连线的速度却在下降。•集成度的提高，使互连线层数增加，成本和可靠性下降。•铜的电阻率比铝低40%•铜互连工艺需解决的问题–铜容易扩散进入硅体内–铜会污染加工设备–铜不能用常规的淀积方法和干法刻蚀加工108“镶嵌”（大马士革damascene）工艺•刻槽•淀积钽或氮化钽---增加电学接触的可靠性•PVD铜薄层---籽晶层•电镀铜•CMP---ChemicalMechanicalPolishing•淀积氮化硅109常规工艺与镶嵌工艺对比110九层铜互连可用于SOC•SOC把系统的处理机制、模型算法、芯片结构、各层次电路直到器件的设计紧密结合，在一个单芯片上完成整个系统的功能。SOC的设计以IP核为基础，以硬件描述语言为系统功能的主要描述手段，借助以计算机为平台的EDA工具进行。