秦晓飞系列-EDA技术及应用-第5章时序电路的Verilog设计

第5章时序电路的Verilog设计主讲教师：秦晓飞上海理工大学光电学院第5章时序电路的Verilog设计§5.1基本时序元件的Verilog表述§5.2二进制计数器及其Verilog表述§5.3移位寄存器的Verilog表述与设计§5.4可预置型计数器设计§5.5时序电路硬件设计与仿真示例（实验）5.1基本时序元件的Verilog表述5.1基本时序元件的Verilog表述基本时序元件锁存器触发器D触发器JK触发器T触发器5.1.1基本D触发器及其Verilog表述5.1.1基本D触发器及其Verilog表述时序电路通常都是由过程语句always语句来描述。时序电路5.1基本时序元件的Verilog表述边沿敏感型电平敏感型使用posedge、negedge表述不使用posedge、negedge表述5.1基本时序元件的Verilog表述5.1.2用UDP表述含有异步复位的D触发器用UDP构建时序电路多用于仿真研究，实际中用的很少。5.1基本时序元件的Verilog表述5.1.3含有异步复位和时钟使能的D触发器及其Verilog表述RST是电平敏感信号，为什么用negedge表述？？5.1基本时序元件的Verilog表述5.1.4含有同步复位控制的D触发器及其Verilog表述5.1基本时序元件的Verilog表述5.1.4含有同步复位控制的D触发器及其Verilog表述采用条件赋值语句可不写5.1基本时序元件的Verilog表述5.1.5基本锁存器及其Verilog表述这个电路是时序电路还是组合电路？？5.1基本时序元件的Verilog表述5.1.5基本锁存器及其Verilog表述这个电路仍然是时序电路，只不过不是沿触发型的，而是电平触发型的。与组合电路相比，电平触发型时序电路的特点：（1）从逻辑结构讲：组合逻辑+反馈；（2）从Verilog代码讲：使用不完整的条件语句；（3）从电路本质上讲：具有存储功能。由于电平触发电路通常由组合逻辑+反馈的结构构成，而不是由基本时序模块（触发器、寄存器）组成，因此电平触发电路通常比沿触发电路耗费更多的逻辑资源。5.1基本时序元件的Verilog表述5.1.6含清0控制的锁存器及其Verilog表述5.1基本时序元件的Verilog表述5.1.7异步时序电路的Verilog表述特点构成时序电路的过程称为时钟过程，一个时钟过程只能构成对应单一时钟信号的时序电路。即使构成的是多触发器时序电路，各触发器电路应使用同一单一的时钟信号。异步逻辑设计必须采用多个时钟过程语句来构成。例5-11是一个异步时序电路示例。需要注意的是：这个电路虽然结构上异步的，但通过Q1将两个触发器联系起来，信号的变化时序本质上是同步的。5.1基本时序元件的Verilog表述5.1.8时钟过程表述的特点和规律•敏感信号列表中含有posedge或negedge时，选择性的改变敏感信号列表是会影响综合结果的。•边沿触发型时序模块的Verilog设计，应遵循以下规律：（1）如果某信号A被定义为沿触发时钟信号，则必须在敏感信号表中给出对应的posedge或negedge的表述；并且always过程结构中不能再出现信号A。（2）敏感信号表中不允许出现混合信号；5.1基本时序元件的Verilog表述5.1.8时钟过程表述的特点和规律（3）如果某信号B被定义为对应于时钟的电平敏感的异步控制信号，则除了在敏感信号表中给出对应的posedgeB或negedgeB的表述外，还必须要在always过程结构中明示信号B的逻辑行为，如例5-4。这种表述上是边沿型，电路性能上是电平敏感型的结构，是Verilog异步控制边沿触发型时序电路编程的约定俗成的形式。（4）若某变量（如RST）被定义为异步低电平敏感信号，则在always过程结构中的if条件语句，应对RST低电平有效这个逻辑有对应的匹配的表述。@()(!).....alwaysposedgeCLKornegedgeRSTbeginifRST@()(0).....alwaysposedgeCLKornegedgeRSTbeginifRST@()(!1).....alwaysposedgeCLKornegedgeRSTbeginifRST@()().....alwaysposedgeCLKornegedgeRSTbeginifRST@()(1).....alwaysposedgeCLKornegedgeRSTbeginifRST@()(!0).....alwaysposedgeCLKornegedgeRSTbeginifRST5.1基本时序元件的Verilog表述5.1.8时钟过程表述的特点和规律（5）敏感信号列表中除了沿敏感信号和异步控制信号外，不允许有其他任何信号。这个电路里的DIN是同步于CLK的，不能通过类似于“always@(posedgeCLKorDIN)”这种表述将DIN与CLK异步（或者说摆脱图5-15下面的寄存器）。5.2二进制计数器及其Verilog表述5.2二进制计数器及其Verilog表述5.2.1简单加法计数器及其Verilog表述5.2二进制计数器及其Verilog表述5.2.1简单加法计数器及其Verilog表述•Q1作为内部寄存器变量，具有输入输出性质，电路结构上对应的是反馈。•assign与always并行，这种代码结构层次清晰，较常用。•Q作为输出端口信号，同时具有输入性质，这是因为Verilog综合器具有自动转化端口方向属性的功能。5.2二进制计数器及其Verilog表述5.2.2实用加法计数器设计本节设计一个带异步复位，同步计数使能和可预置型的十进制计数器。5.2二进制计数器及其Verilog表述5.2.2实用加法计数器设计5.2二进制计数器及其Verilog表述5.2.2实用加法计数器设计请分析代码与RTL电路之间的对应关系。5.3移位寄存器的Verilog表述与设计5.3移位寄存器的Verilog表述与设计5.3.1含同步预置功能的移位寄存器设计典型应用：JTAG5.3移位寄存器的Verilog表述与设计5.3.2使用移位操作符设计移位寄存器？这两个赋值矛盾吗？5.4可预置型计数器设计5.4可预置型计数器设计5.4.1同步加载计数器4位计数器，同步加载，预置数为9时，分频比为7。5.4可预置型计数器设计5.4.1同步加载计数器5.4可预置型计数器设计5.4.2异步加载计数器4位计数器，异步加载，预置数为8时，分频比为8。5.4可预置型计数器设计5.4.3异步清0加载计数器5.4可预置型计数器设计5.4.3异步清0加载计数器5.4可预置型计数器设计5.4.3异步清0加载计数器5.4可预置型计数器设计5.4.4同步清0加载计数器谢谢！