第3章2003计算机CPU

1第3章半导体存储器要求：1．掌握单片静态RAM存储容量与其地址线和数据线的关系。2．给定内存储器空间，要求计算所需的芯片组、芯片数。3．了解Cache的作用及工作原理。3.1概述存储器是计算机的重要组成部分，是用来存放程序及数据的物理实体。1．存储器的分类按存储器和CPU的关系分为内存储器与外存储器：（1）内存储器：也称为主存，通过系统总线直接与CPU联接，用来存放执行的程序和处理的数据；（2）外存储器：需通过专门的接口电路和主机相连，用来存放暂不执行的程序或不被处理的数据。（一旦需要时，须先调入内存）主要有磁盘、磁带、光盘等。说明：本章只简单介绍内存储器。2．微机中的内存储器主要由半导体存储器组成。按存取方式分为：（1）RAM（RandomAccessMemory）原意是“随机存取存储器”，现多指读写存储器（Read/writememory）。（P45，关于随机存取、顺序存取的概念）（2）ROM（ReadOnlyMemory）：只读存储器（机器运行时只读、不能写）ROM中包含系统软件和永久的系统数据。3．内存储器的性能指标P46（也是选择存储器件应考虑的因素）（1）存储容量存储器芯片的容量指存储器芯片所能存储的二进制信息量的多少，通常的表达方式是：存储容量＝字数×字长，解释为：存储容量＝存储单元数×每单元所含基本存储单元数＝芯片的地址单元数（Memorylocations）×每单元位数（Bitsperlocation）注：一个基本存储单元可以存储1位的二进制信息。内存的总容量则是整个CPU可寻址的存储器空间×8（因为在80X86系统中，存储器是以字节为单位组织的，即一个存储单元存储8位二进制信息）。例，8086系统中，内存容量为1MB，即可存储220×8位的二进制信息。（2）存取时间，又称存取周期。P46，…。计算机运行的速度与存储器的存取周期有着直接的关系，因此它是存储器的一项重要参数。一般地，存储周期越短，计算机运行的速度越快。2当然，一个存储器系统的存取周期不仅与存储器芯片的存取周期有关，还与存取路径中的缓冲器以及地址/数据线的延迟有关，往往是四者之和。（3）功耗P46，…。功耗在用电池供电的系统中是非常重要的问题，比如野外作业的微型机系统。CMOS（ComplementMetal－OxideSemiconductor）能够很好地满足低功耗地要求，但集成度较低，且器件速度慢。通常功耗是与速度成正比的，所以既达到低功耗又得到高速度是很困难很不经济的。当前，HMOS（HighdensityMetal－OxideSemiconductor）制造的存储器件在速度、功耗、器件容量方面进行了很好的折衷。（4）可靠性P46（5）集成度P46（6）易失性（挥发性）是区分存储器种类的重要外部特性之一，易失性指电源断开后，存储器的内容是否丢失。如果某种存储器在断电后，仍能保存其中的内容，则称为非易失性存储器，否则，就叫易失性存储器。对于易失性存储器，即使电源只是瞬间断开，也会使原有的指令和数据丢失殆尽，RAM是易失性存储器。外存储器一般是非易失性的。半导体存储器中，ROM也是非易失性的，所以，微型计算机中，用ROM来存放系统启动程序、监控程序和基本输入/输出程序。（操作系统是存放在外存储器中的）。3．2读写存储器RAM1．基本结构及组成P47，图3.1。（1）存储矩阵基本存储单元（基本存储电路）：能够存储1位二进制信息的基本电路。半导体存储器芯片上所有基本存储电路的集合体称为存储体；为便于寻址和操作，这些基本存储电路常排列成矩阵的形式，因此又称存储矩阵。（2）地址译码器（包括行地址译码器和列地址译码器）P47，接收系统地址总线上的地址信号，并产生地址译码信号，以便选中存储矩阵中的某一个或几个基本存储电路。（具有相同地址的基本存储电路构成了一个存储单元）。（3）存储器控制电路P47，存储器控制电路通过…。控制信号线有：CE（ChipEnable）或CS（ChipSelect）：片选信号，用于使能存储器工作；OE（OutputEnable）：输出允许信号，用于开启存储器的三态输出缓冲器，输出被选中的单元中的数据——读出数据；WE（WriteEnable）：写允许信号，用于控制将数据写入被选中的单元中。注：对存储器芯片而言，以上控制线都是输入端，且低电平有效。3在某些芯片中，将OE、WE合并成一条控制线WR/，并规定WR/为高电平时对存储器进行读操作，低电平是进行写操作。在动态存储器中，为节省引线端，常将行、列地址信号分时送入，这时需要增加行选择信号RAS和列选择信号CAS。（4）三态双向缓冲器三态：高电平（HighLevel）、低电平（LowLevel）、高阻（HighImpendent）。使存储器芯片的数据线能够直接与系统数据总线相连。2．基本存储电路（具体不介绍）根据基本存储电路不同，RAM又分为：SRAM（StaticRAM，静态RAM）、DRAM（DynamicRAM，动态RAM）、iRAM（integratedRAM，集成动态RAM，自带刷新电路）等。3．典型存储器芯片举例P52，例：Intel6116静态RAM芯片。简单介绍它的4个组成部分。P52，图3.6存储容量与芯片地址线和数据线的关系。4．静态RAM芯片组的连接本节介绍如何用多片静态RAM芯片构成一个内存储器阵列（填满一个内存储器空间）。由于单片存储器的容量有限，在要求较大的内存储器容量的情况下，通常将多片存储器芯片排成在一起构成内存储器阵列。芯片组：一个芯片组中可以有一个或多个芯片（型号与容量相同），这些芯片工作的地址范围相同，即它们的片选信号CE是相连的。若设计容量为Nbyte的内存存储器阵列，使用静态RAM单片容量为P×Qbit，则需要的芯片组数＝N/P，每组中芯片数＝8/Q。3．3只读存储器ROMP58，ROM是非易失性存储器，…，称为对ROM进行编程。（编程器或烧写器）P59，图3.13，说明：实际上，结构与RAM类似，也应该是4个部分，但控制逻辑不完全相同，基本存储电路不同。P58～64，自学。ROM、OTPROM、EPROM、E2PROM、FLASHMEMORY。3．4高速缓冲存储器Cache41．概述（1）微型计算机系统中存储器的多级结构微机系统根据程序和数据的访问频度设若干级存储系统。1级2级3级4级5级寄存器高速缓存主存储器软、硬盘、光盘磁盘机构成：CPU内部容量：几个或十几个访问速度：高低（访问频度）高低（速度）小大（容量）说明：①并不是每种微机系统都具备此五级存储系统，例如只有高性能的微机系统中含Cache。②速度高的存储器其集成度往往低，造价高，不适用于大容量存储器中，所以微型计算机中常采用多级存储器结构，以解决速度与容量（造价）的矛盾。（2）高速缓存Cache的作用通常，SRAM的速度相当快，一般为20ns左右，但SRAM很贵，而DRAM则要便宜得多，但速度相对慢，主存一般采用DRAM构成。随着微处理器速度的不断提高，存储器的存取速度和效率对整个系统的性能影响变得很突出。比如，33MHz的80386，一个总线周期为60ns，而目前动态存储器DRAM的存取时间为100ns，加上存取过程中由于地址锁存、数据缓冲产生的延时，这样，即使采用多种措施，CPU也必须加入2个等待状态才能实现对DRAM的正常访问。因此，在32位微型机系统普遍采用了高速缓存（Cache）技术，换句话说，Cache技术的采用是与微处理器速度不断提高有关的。在80386系统中，Cache是在CPU片外，80486则在CPU片内集成了一个8KB的程序及数据Cache，并可外接一个二级高速缓存；Pentium在CPU片内集成了两个8KBCache，一个作程序缓存，另一个作数据缓存。无论Cache在CPU片内或片外，也不论Cache容量的大小，它们的功能、问题及解决问题的方案是一致的。Cache技术的出发点就是用SRAM和DRAM构成一个组合的存储系统，使它兼有SRAM和DRAM的优点。采用这样的技术，在主存和高速CPU之间设置一个小容量的高速存储器SRAM，其中存放CPU当前最频繁使用的程序块和数据，于是，CPU对存储器的访问主要体现在对SRAM的存取，因此可以不必加等待状态而保持高速操作。可见，在Cache系统中，小容量的高速SRAM作为面向CPU的即时存储器部件，而大容量的慢速DRAM用作背景存储部件，因此，这样的系统以接近于DRAM的价格提供了SRAM的性能。见P65图3.20。双极性器件几KB几个nsMOS：RAM、ROM几百KB～几十MB几十个ns磁性材料等几MB～几十GB带有机电驱动装置若干ms5高速缓冲存储器与内存、CPU的关系总之，高速缓存是介内存和CPU之间的一种快速小容量存储器（通常由SRAM构成），其作用是：有效减少CPU访问低速内存的次数，从而提高整机的性能。（大大减少了CPU访问容量较大、速度较慢的主存的次数，对提高存储器存取速度、从而提高程序运行速度非常有效。）（3）Cache的命中率P65～66，采用Cache技术的关键问题是如何使……2．Cache的编址和读/写操作几个概念：（1）P66，Cache是位于CPU和内存之间的一个…，无需普通程序员干涉。Cache与内存不是统一编址的，或者说Cache对普通程序员来说是不可见的，不可编程的。（2）每个Cache单元（区块）中实际上都是一个地址数据对，通常数据（指令或数据）的长度是4个字节，而地址的长度则与Cache的组织形式（结构）、内存容量有关。（3）CPU对存储器的访问：CPU在访问存储器时，先要计算出物理地址。根据物理地址（除低2位外）与Cache中的地址数据对中的地址部分比较，若有相等者，则称命中（HIT），于是CPU不再访问内存，转而访问Cache；如果Cache中的所有地址数据对中的地址均不符合，则称未命中（MISS），CPU必须访问内存储器。①在读周期命中，则直接从Cache取数；而在读周期未命中，则从内存取数，同时更新Cache页面；②在写周期命中，数据写入Cache与内存中（WriteThrough，写通，写贯穿），或者只写入Cache，不写入内存，直到需要将该区块调出Cache，再更新内存中对应的区块；在写周期未命中，则直接写入内存，同时更新Cache页面。3．Cache存储器的映像功能（组织方式）P67，最下面一段的叙述。建议参看戴梅萼《微型计算机技术及应用－从16位到32位（第二版）》，清华大学出版社CPU高速缓存内存控制逻辑