版图实验报告

版图实验报告姓名：xxxxx学号：xxxxxxx专业：xxx题目:针对IO的缓冲器版图设计参考课程教学中互连部分的有关讲解，根据下图所示，假设输出负载为5PF，单位宽长比的PMOS等效电阻为31KΩ，单位宽长比的NMOS等效电阻为13KΩ；假设栅极和漏极单位面积（um2）电容值为1fF，假设输入信号IN、EN为理想阶跃信号。与非门、或非门可直接调用LEDIT标准单元库，在此基础上，设计完成输出缓冲部分，要求从输入IN到OUT的传播延迟时间尽量短，可满足30MHz时钟频率对信号传输速度的要求（T=2TP）。要求：实验报告要涵盖分析计算过程，InEnVDDOutEn常用于IO的三态缓冲器题目分析：由于与非门、或非门可直接调用LEDIT标准单元库，所以本设计的关键在于后级反相器的设计上（通过调整反相器版图的宽长比等），以满足题目对电路延时的要求。设计思路分析可知：由于输入信号IN和是理想的阶跃信号，所以输入的延时影响不用考虑。所以计算的重点在与非门和或非门的延时，以及输出级的延时。对于与非门，或非门的延时，由于调用的是标准单元，所以它的延时通过提取标准单元的尺寸进行估算，输出级的尺寸则根据延时的要求进行设计。计算过程：（1）全局延时要求：30MHz的信号的周期为，T=33ns；全局延时Tp的取值要求，Tp21T=16.7ns；（2）标准单元延时的计算：所用到的标准单元如图所示：与非门的和或非门的晶体管的尺寸为，L=2um，W=28um，漏极的长度为LD=6um。其pmos和nmos采用的是等尺寸的管子。Pmos导通电阻Rp=31kΩ/（228）=2.3kΩNmos导通电阻Rn=13kΩ/（228）=0.93kΩ栅极的寄生电容为C=Ff1282=56fF漏极的寄生电容为C=Ff1286=168fF我们需要计算上下拉网络的延迟时间，以找到最坏路径的延时，从而确定这一级的延时。CL为后级pmos的栅极电容，由于栅极电容的量级一般在fF量级，对其延时影响有限，所以我们只计算无负载延时。（3）与非门的无负载延时：c1c2下拉网络的无负载延时：Tp下=）ΩΩΩ（FFf168)k93.0k93.0(f168k93.068.0=0.319ns；上拉网络的最坏延迟时间即单管导通的延时：Tp上=Ff168k3.268.0Ω=0.263ns；所以与非门的最大延时Tpnand=0.319ns；（4）或非门的无负载延时：下拉网络的最大延迟即单管导通延迟：Tp下=Ff168k93.068.0Ω=0.106ns；上拉网络的最大延迟：Tp上=）ΩΩΩ（FFf168)k3.2k3.2(f168k3.268.0=0.789ns；所以或非门的最大延时Tnor=0.789ns。可见：并联的nnad与nor级的最大延时由nor的上拉网络决定，其无负载的延时为0.789ns。实际中或非门的下级负载是pmos的栅极电容，而栅极电容是比较小的，取一个适中的栅电容，150fF，得到最坏延迟为tp=1.3ns。所以输出级的延时应该小于16.7-1.3=15.4ns。输出端尺寸的确定：由于漏极电容的量级在fF量级，所以，输出的电容负载近似的认为仅有CL=5pf提供，设pmos的栅宽为W，栅长由工艺决定2um，所以上拉网络延时应该满足的关系为：ns4.15pF52k3168.0WΩ我们得到W13.7um，同理，我们得到nmos的最小栅宽为5.7um。结论：我们通过计算得到了输出端nmos和pmos的最小尺寸，分别为5.7um和13.7um。其对应的栅电容很小，因此我们在前面假设的或非门的后级负载电容量是留有很大余量的；相比较标准单元，输出端的尺寸是比较小的，因此为保证较好的特性，我在实际的设计中取pmos的尺寸为最小尺寸的2倍，nmos和pmos采用相同的尺寸。结合布局，我最后选定的的nmos和pmos的栅宽为14um。版图设计：选定了pmos和nmos的栅宽14um，综合布局布线，设计版图、输入输出如下图所示。并且DRC检测没有错误。具体版图见附件。