EDA课程设计十进制加法器

燕山大学课程设计说明书共24页第1页燕山大学课程设计说明书题目：十进制加法计数器学院（系）：电气工程学院年级专业：学号：学生姓名：指导教师：周莲莲郑兆兆教师职称：高级实验师实验师燕山大学课程设计说明书共24页第2页燕山大学课程设计（论文）任务书院（系）：电气工程学院基层教学单位：电子实验中心学号学生姓名专业（班级）设计题目十进制加法器设计技术参数●在数码管上显示加数、被加数和结果●设置加数和被加数，当加数和被加数超过9时均按0处理设计要求●在4个数码管显示加数、被加数和结果●分别用4个拨码开关设置加数和被加数●当加数、被加数超过9时，蜂鸣器报警5秒工作量●学会使用Max+PlusII软件和实验箱●独立完成电路设计，编程下载、连接电路和调试●参加答辩并书写任务书工作计划1.了解EDA的基本知识，学习使用软件Max+PlusII，下发任务书，开始电路设计；2.学习使用实验箱，继续电路设计；3.完成电路设计；4.编程下载、连接电路、调试和验收；5.答辩并书写任务书。参考资料《数字电子技术基础》.阎石主编.高等教育出版社.《EDA课程设计B指导书》.指导教师签字基层教学单位主任签字说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。燕山大学课程设计说明书共24页第3页年月日目录第1章摘要…………………………………………………………………………………4第2章十进制加法器设计说明……………………………………………………………52.1设计思路………………………………………………………………………………52.2流程图…………………………………………………………………………………52.3模块介绍………………………………………………………………………………62.4真值表…………………………………………………………………………………6第3章原理图分析………………………………………………………………………113.1整体原理图…………………………………………………………………………113.2输入转换部分设计…………………………………………………………………123.3蜂鸣器部分…………………………………………………………………………123.4加法器部分…………………………………………………………………………133.5B-BCD（二进制转换为BCD码）……………………………………………………133.6动态数码管部分……………………………………………………………………14第4章波形仿真图及结果分析…………………………………………………………16第5章管脚锁定及硬件连线……………………………………………………………21第6章总结………………………………………………………………………………22参考文献……………………………………………………………………………………23燕山大学评审意见表………………………………………………………………………24燕山大学课程设计说明书共24页第4页摘要十进制加法器可由BCD码(二－十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来实现,该校正逻辑可将二进制的“和”改变成所要求的十进制格式。n位BCD码行波式进位加法器由n级组成,每一级将一对4位的BCD数字相加,并通过一位进位线与其相邻级连接。在十进制运算时,当相加二数之和大于9时,便产生进位。用BCD码完成十进制数运算时,当和数大于9时,必须对和数进行加6修正，由加法器和比较器完成功能的实现。加法器的加数和被加数若大9则蜂鸣器警报5秒，数码管显示为0，由比较器和计数器控制。动态数码管由计数器、数据选择器、译码器完成显示功能。关键词：十进制加法器、动态数码管显示、蜂鸣器警报燕山大学课程设计说明书共24页第5页第二章十进制加法器设计说明2.1设计思路根据项目要求设计的十进制加法器有两个输入，及加数和被加数，分别是用四个拨码开关表示的四位二进制数，即输入的范围为0到15；有一个输出，即两个加数相加的结果。加数、被加数和结果都需要显示在动态数码管上，并且，加数或被加数若大于9，则蜂鸣器报警5秒钟，且显示为0.根据要求，设计加数和被加数的合法范围为0到9，故当输入的加数大于9的时候需要将其统一变换成0。这里我们使用7485四位数字比较器和相应的组合逻辑电路，将输入的加数和1001B（即9）做比较，如果其小于9，就输出原数作为加数；如果其大于9，就输出0000B（即0）作为新的加数。处理过的加数、被加数分别接入74283四位超前进位加法器的各个引脚，相加后的四位输出结果SUM1-SUM4连同进位输出cout，是一个五位的二进制数，cout是其高位。输出的五位二进制数需要转换成为八位BCD码才能显示，故需要添加转换环节。使用一片7485比较器和一片74283四位超前进位加法器即可实现从五位二进制数到五位BCD码的转换。加数、被加数和运算结果，通过由十进制加法计数器74160接成的4进制加法计数器的循环与两片双四选一数据选择器74153的控制，分时输出数值，经过BCD七段译码器7448译码即可接入动态数码管进行显示，动态数码管的片选也由同一四进制加法计数器控制，实现数据的显示。2.2流程图是否大于9是否大于9加数A被加数B加法器得二进制结果动态数码管显示≤9为原数＞9为0＞9为0≤9为原数转为BCD码燕山大学课程设计说明书共24页第6页2.3模块介绍1、输入转换部分：利用两片7485和相应的组合逻辑电路，将输入的加数通过7485和9做比较，如果加数小于等于9，即从或门输出一个高电平1和输入加数的各个位相与，即输入各位不变；如果加数大于9，即从或门输出一个低电平0和输入加数的各个位想与，相与后各位都为0，即实现了当输入加数、被加数大于9时统一按作0处理。2、蜂鸣器部分：利用十进制加法器74160进行计时，若设置时钟脉冲信号周期为一秒，则循环0000、0001、0010、0011、1000五个状态，在1001暂态停止，及实现了5秒定时功能。定时器输入部分由两7458AGBO引线加或门控制ENT/ENP使能端何时工作。输出部分通过一定逻辑门电路控制输出端口，从而控制蜂鸣器工作与否。3、加法器部分：将得到两个处理后的数的各位依次接入74283的各个引脚，就可以在74283的输出端得到相加后的结果，其中SUM1-SUM4连同进位信号cout共同构成一个五位二进制数，cout是高位。4、B-BCD（二进制转换为BCD码）：我们通过一片7485和一片74283来实现这个功能。观察二进制转换到BCD码的真值表，可以发现两者的最后一位是完全相等的（真值表加黑部分），故可以直接将结果的最后一位直接作为得数的最低位进行输出。当结果不大于9时（对于前四位是不大于4时），前四位是完全相等的；大于9时，对前四位来说，二进制数与BCD码总是相差0011B（即3）。我们利用一片7485、一片74283和相应的逻辑电路实现转换的功能。在得到得数后，将其最低位直接作为最低位输出，而将高四位分别接入一个7485的各个引脚，将其与4做比较，当其小于等于4时，或门输出一个低电平信号0输入74283的B1、B2位，和二进制结果的前四位相加（即加上0000B），结果不变；当其大于4时，或门输出一个高电平信号1输入74283的B1、B2位，和二进制结果的前四位相加（即加上0011B），即可得到相应的BCD码。5、动态数码管部分：通过一片十进制加法器74160，两片双四选一数据选择器74153和一片BCD七段译码器7448完成控制。74160的作用是对数据选择器和动态数码管进行选择，74160输出端QA、QB加与非门连接到LDN端，完成四进制循环，QA、QB、QC分别连接动态数码管的片选端SS0、SS1、SS2，进行片选。74153片选信号由74160输出端QA、QB控制，对应连接；数据输入部分0端接加数各引脚，1端接被加数各引脚，2端由高到低分别接0、0、0、sum4，3端分别接第二片74283的输出低三位和第一片74283最低位；输出部分第一片74153Y1、Y2，第二片74153Y1、Y2分别接7884译码器输入端。译码器7448输出端a、b、c、d、e、f、g对应连接8个共阴数码管的并行段位引线输入信号端，完成动态数码管的显示。2.4真值表（1）、B-BCD转换真值表燕山大学课程设计说明书共24页第7页二进制数BCD码0000000000000010000100010000100001100011001000010000101001010011000110001110011101000010000100101001010101000001011100010110010010011011001101110101000111110101100001011010001101111001011000（2）、四位二进制加法真值表加数被加数得数00000000000000000001000100000010……（注：加数和被加数都不大于9，且相加无进位得到的和；）0110100100010101011110010001011010001001000101111001100100011000……（注：加数和被加数都不大于9时所有情况相加得到和；）燕山大学课程设计说明书共24页第8页1010100000001000101010010000100110111001000010011011101000000000……（注：加数或被加数大于9时按0处理，相加得到和；）（3）、各芯片真值表①BCD七段译码器7448真值表②四位数字比较器7485真值表燕山大学课程设计说明书共24页第9页③双四选一数据选择器74153真值表燕山大学课程设计说明书共24页第10页④十进制加法计数器74160真值表⑤四位超前进位全加器74283真值表燕山大学课程设计说明书共24页第11页第三章原理图分析3．1整体原理图燕山大学课程设计说明书共24页第12页3.2输入转换部分设计输入A、B的控制完全相同。控制原理图如下所示。3.3、蜂鸣器部分燕山大学课程设计说明书共24页第13页3．4、加法器部分燕山大学课程设计说明书共24页第14页3.5、B-BCD（二进制转换为BCD码）3.6、动态数码管部分燕山大学课程设计说明书共24页第15页译码器7448输出端a、b、c、d、e、f、g对应连接8个共阴数码管的并行段位引线输入信号端，完成动态数码管的显示。燕山大学课程设计说明书共24页第16页第4章波形仿真图及结果分析4.1、9+8=17燕山大学课程设计说明书共24页第17页分析：加数A为1001B（十进制数为9），被加数为1000B（十进制数为8）。相加结果数码管显示为17。其中，l3l2l1表示数码管片选：000时显示加数9,001时显示被加数8,010时显示结果高位1,011时显示结果地位7，循环显示。由于加数和被加数均在合法范围（小于等于9），所以蜂鸣器一直为低电平，不发生警报。4.2、7+2=9分析：加数A为0111B（十进制数为7），被加数为0010B（十进制数为2）。相加结果数码管显示为9。其中，l3l2l1表示数码管片选：000时显示加数7,001时显示被加数2,010时显示结果高位0,011时显示结果地位9，循环显示。由于加数和被加数均在合法范围（小于等于9），所以蜂鸣器一直为低电平，不发生警报。燕山大学课程设计说明书共24页第18页4.3、8+0=8分析：加数A为1000B（十进制数为8），被加数为0000B（十进制数为0）。相加结果数码管显示为8。其中，l3l2l1表示数码管片选：000时显示加数8,001时显示被加数0,010时显示结果高位0,011时显示结果地位8，循环显示。由于加数和被加数均在合法范围（小于等于9），所以蜂鸣器一直为低电平，不发生警报。燕山大学课程设计说明书共24页第19页4.4、7+12=7分析：加数A为0111B（十进制数为7），被加数为1100B（十进制数为12）。相加结果数码管显示为7,因为110