基于FPDA-闹钟系统的设计2

课程设计任务书学生姓名：专业班级：通信0905指导教师：苏杭工作单位：信息工程学院题目：通信工程应用技术课群综合训练课程设计内容和要求要求：设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用。电子钟要求如下：（1）计时功能：4位LED数字时钟对当前时间的小时和分钟进行显示，显示的最长时间为23小时59分。（2）设置并显示新的闹钟时间：用户先按“set”键，再用数字键“0”～“9”输入时间，然后按“alarm”键确认。在正常计时显示状态下，用户直接按下“alarm”键，则已设置的闹钟时间显示在显示屏上。（3）设置新的计时器时间：用户先按“set”键，再用数字键“0”－“9”输入新的时间，然后按“time”键确认。在输入过程中；输入的数字在显示屏上从右到左依次显示。例如，用户要设置新的时间12：00，则按顺序输入“l”，“2”，“0”，“0”键，与之对应，显示屏上依次显示的信息为：“1”，“12”；“120”，“1200”。如果用户在输入任意几个数字后较长时间内，例如5秒，没有按任何键，则计时器恢复到正常的计时显示状态。（4）闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声；（5）开发软件建议用quartusII，有条件的下载到FPGA开发板上进行验证，条件受限的，可以用quartus进行仿真时间安排1根据设计任务，分析电路原理，确定实验方案2天2根据实验条件进行电路的测试，并对结果进行分析7天3撰写课程设计报告1天指导教师签名：年月日系主任（或责任教师）签名：年月日摘要EDA技术[1]的设计语言为VHDL(硬件描述语言)，实验载体为可编程器件CPLD或者FPGA，进行元件建模和仿真的目标器件为ASIC/SOC芯片。它是一种自动化设计电子产品的过程。在电子设计仿真的领域里，EDA技术的出现具有非常重要的现实意义。EDA源自于计算机辅助设计、制造、测试以及辅助工程。利用EDA工具，设计者们可以从概念、算法、协议等方面来设计电子系统。值得一提的是，在整个电子系统的设计过程中，设计电路、分析性能、布置IC和PCB版图等步骤都可以在电脑上自动完成。时钟我们的日常生活中必备的生活用品之一。而数字时钟的出现更是给人们的生产生活带来了极大的便利。EDA技术为数字类产品提供了一个非常简便实用的开发平台。随着EDA技术的快速发展，数字时钟的应用的范围越来越广泛，并且它在功能、外观等方面也有了很大的改善和提高。本文就是基于EDA技术和数字电路的基础知识，利用Quartus2软件、再现一个传统时钟功能和闹铃功能的数字时钟。整个小系统包括传统数字时钟所拥有的计时模块、校时模块、译码显示模块。关键词:FPDA；数字时钟；模块；闹钟AbstractEDAtechnologydesignlanguageforVHDL(hardwaredescriptionlanguage),experimentalcarrierforprogrammabledevices,componentsorFPGACPLDdevicemodelingandsimulationoftargetforASIC/SOCchip.Itisakindofautomationdesignelectronicproductprocess.Intheelectronicdesignsimulationfield,EDAtechniqueappearshasveryimportantpracticalsignificance.EDAoriginatedincomputeraideddesign,manufacture,testandtheauxiliaryprojects.UsingEDAtools,designerscanfromconcept,algorithm,agreement,etctodesignelectronicsystems.Beworthwhatcarryis,inthewholeelectronicsystemdesignprocess,thecircuitdesign,analyzingperformance,decorateICandPCBlayoutstepscanbeonthecomputerautomatically.Clockisoneofthenecessariesinourdailylife.Anddigitalclockhasbroughtaboutlotsofconvenience.EDAtechnologyprovidesasimplerandmoreusefulplatformtomakeastudyofdigitalproducts.WiththedevelopmentofEDAtechnology,digitalclockhasimprovedalotinitsdesigningprocess,functions,appearanceandsoon.Nowadays,thispaperisbasedonEDAtechniqueanddigitalcircuit,byusingthebasicknowledgeofQuartus2software,reproduceatraditionalclockfunctionandalarmfunctionofdigitalclock.Thesystemincludestraditionaldigitalclockshavetimermodules,alarmclockmodule,decodingdisplaymodule.Keywords:FPDA;digitalclock;modules;alarm一、总体设计思想1.基本原理闹钟系统的电路是由一个二十四进制计数器和两个六十进制计数器组成的，能够分别对时、分、秒进行计时。秒计数器的计数时钟CLK为1Hz的标准信号。当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。当闹钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号。时、分、秒的计时结果通过4个数码管来动态显示。当闹钟处于计时状态时，三个计数器允许计数；当闹钟处于定时状态时，可以设定时和分；当计时到所设定的时刻时，驱动扬声器发出蜂鸣声。2.设计框图二、设计步骤和调试过程1、总体设计电路设定按键时钟1HZ时钟10HZ功能切换寄存器闹铃控制电路扫描时钟320HZ模式切换数据选择扫描技术字符译码数码显示蜂鸣器按键UPDN时钟计数寄存器闹铃设定寄存器DQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDQPREENACLRDENAQPRECLRSELDATAADATABOUT0MUX21=A[3..0]B[3..0]EQUALSELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21+A[3..0]B[3..0]ADDER=A[3..0]B[3..0]EQUAL=A[3..0]B[3..0]EQUALSELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21=A[3..0]B[3..0]EQUAL=A[3..0]B[3..0]EQUAL=A[3..0]B[3..0]EQUAL=A[1..0]B[1..0]EQUAL=A[1..0]B[1..0]EQUAL+A[3..0]B[3..0]ADDER+A[3..0]B[3..0]ADDERSELDATAADATABOUT0MUX21hou2_OUT0min1~_OUT0min1_OUT0min2~_OUT0min2_OUT0sec1~_OUT0sec1_OUT0sec2~_OUT0sec2_OUT0seth1~_OUT0seth1_OUT0seth2~_OUT0seth2_OUT0setm1~_OUT0setm1_OUT0setm2~_OUT0setm2_OUT0Equal2_OUTh220~2_OUT0Equal5_OUTm110~3_OUT0m220~3_OUT0sethour2~1_OUT0setmin2~0_OUT0Equal6_OUTEqual7_OUTs110~0_OUT0Equal3_OUTh110~5_OUT0h110~7_OUT0h220~3_OUT0m110~4_OUT0min1~_OUT0hou1[3..0]clkhou2[3..0]min1[3..0]min2[3..0]sec1[3..0]seth1[3..0]seth2[3..0]setm1[3..0]setm2[3..0]clken~reg0clkenhou1~[11..8]4'h0--Equal04'h2--h1[3..0]h110~4h2~[3..0]h2[3..0]m1~[3..0]m1[3..0]m2~[3..0]m2[3..0]s1~[3..0]4'hF--s1[3..0]s2~[3..0]4'hF--s2[3..0]h110~9h220~2m110~3m220~3sethour2~1setmin2~0hou1~[3..0]Add04'h1--Equal14h110~2Equal14'h3--h110~1h220~0s110~0h110~5hou2~[15..12]4'h0--hou2~[11..8]4'h0--hou2~[7..4]4'h0--hou2~[3..0]h110~10hou1~[7..4]4'h0--speaker~2Equal17Equal16Equal15Equal42'h1--md2[1..0]Equal82'h0--Add14'h1--min1~[3..0]h1~[3..0]md1sec2[3..0]Add24'h1--2、模块设计和相应模块程序（1）顶层文件：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYclockISPORT(CLK12MHZ:INSTD_LOGIC;CLK8HZ:INSTD_LOGIC;SPKOUT:OUTSTD_LOGIC;CLK:INSTD_LOGIC;KEY1:INSTD_LOGIC;KEY2:INSTD_LOGIC_VECTOR(1DOWNTO0);H1,H2,M1,M2,S1,S2:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREoneOFclockISCOMPONENTshizhongPORT(clk:instd_logic;md1:instd_logic;md2:instd_logic_vector(1downto0);clken:outstd_logic;h1,h2,m1,m2,s1,s2:outstd_logic_vector(3downto0));ENDCOMPONENT;COMPONENTNoteTabsPORT(clk:INSTD_LOGIC;ToneIndex:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;COMPONENTToneTabaPORT(Index:INSTD_LOGIC_VECTOR(3DOWNTO0);Tone:OUTSTD_LOGIC_VECTOR(10DOWNTO0);en:instd_logic);ENDCOMPONENT;COMPONENTSpeakeraPORT(clk:INSTD_L