可编程器件EDA技术与实践试卷4

173华北航天工业学院试题课程名称：可编程器件EDA技术与实践试卷种类：期末考试（A）卷，共5页班级：姓名：学号：成绩：———————————————————————————————一二三四五一.填空（20分）1．CPLD的内部连线为互连结构，任意一对输入、输出端之间的延时；FPGA的内部连线为互连结构，各功能单元间的延时。2．CPLD中的逻辑单元是大单元，适合系统；FPGA的逻辑单元是小单元，适合系统。3．根据数字系统的功能定义，可将整个系统划分为两个子系统：和。4．PLD的基本结构看成由、、和等三部分组成。5．图形文件的扩展名是，仿真通道文件的扩展名是，波形文件的扩展名是，使用VHDL语言，文本设计文件的扩展名是。6．元件例化语句的作用：，由和两部分组成。二、简答题20分（每题5分）1．简述MAX+PLUSⅡ的设计流程。2．设计时怎样选择CPLD和FPGA芯片？1743．信号和变量的区别？3．简述VHDL程序结构三、已知三选一电路如图，判断下列程序是否有错误，如有则指出错误所在，并给出完整程序。（10分）libraryieee;useieee.std_logic_1164.all;ENTITYmuxkisport(a1,a0,b1,b0,ci:instd_logic;s1,s2,co:outstd_logic);end；architectureoneofmuxkiscomponentmux21aport(a,b,s:inbit;y:outbit);endcomponent;beginmux21aportmap(a2,a3,s0,b);u2:mux21aportmap(a1,y,s1,outy);endone；四、解释程序（30分）要求：1．解释带有下划线的语句。2．画出该程序的引脚示意图。3．说明该程序逻辑功能。175程序一libraryieee;useieee.std_logic_1164.all;ENTITYmux21isport(a,b,s:inbit;y:outbit);endmux21a;architectureoneofmux21isbeginy=awhens='0'elseb;endone;程序二libraryieee;useieee.std_logic_1164.all;entitybijiaoislport(dat1,dat2:instd_logic_vector(3downto0);dat3,dat4:instd_logic_vector(3downto0);out1,out2:outstd_logic_vector(3downto0));endbijiao;architectureoneofbijiaoisfunctionmax(a,b:instd_logic_vector)returnstd_logic_vectorisvariabletemp:std_logic_vector(3downto0);beginifabthentemp:=a;elsetemp:=b;endif;returntemp;endmax;beginout1=max(dat1,dat2);out2=max(dat3,dat4);endone;五、编程题20分（每题10分）l．已知2-4译码器真值表、原理图符号如下，请编写其程序。G1G2ANG2BNA1A0Y3Y2Y2Y00xx11X1X1XXXXXX1111111111111000011101000111011001010111001101111762．设计一个带有异步清零功能的十进制计数器。计数器时钟clk上升沿有效、清零端CLRN、进位输出co。