北京邮电大学数字电路2016期末试卷答案

1北京邮电大学2015－2016学年第二学期《数字电路与逻辑设计》考试试题（A卷）考试注意事项一、学生参加考试须带学生证或学院证明，未带者不准进入考场。学生必须按照监考教师指定座位就坐。二、书本、参考资料、书包等与考试无关的东西一律放到考场指定位置。三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。四、学生必须将答题内容做在试卷上，草稿纸上一律无效。地方不够时做在背面，并在前面标明。考试课程数字电路与逻辑设计考试时间2016/5/288:00---10:00题号一二三四五六七八九总分满分308101010661010100得分阅卷教师一、选择、填空、判断题（30分，每空1分）1.和CMOS相比，ECL最突出的优势在于D。A.可靠性高B.抗干扰能力强B.功耗低D.速度快2.三极管的饱和深度主要影响其开关参数中的C。A.延迟时间𝑡𝑑B.上升时间𝑡𝑟C.存储时间𝑡𝑠D.下降时间𝑡𝑓3.用或非门组成的基本RS触发器的所谓“状态不确定”是发生在R、S上加入信号D。A.R=0,S=0B.R=0,S=1C.R=1,S=0D.R=1,S=1------------------------------------------装-----------------------------------------订--------------------------------------线-------------------------------------------班级：学号：班内序号：姓名：24.具有检测传输错误功能的编码是：C。A.格雷码B.余3码C.奇偶校验码5.运用逻辑代数的反演规则，求函数F=A̅[B+(C̅D+E̅G)]的反函数F̅：B。A.A+B̅C+D̅E+GB.A+B̅(C+D̅)(E+G̅)C.A̅+B(C̅+D)(E̅+G)6.下列叙述中错误的有：C。A.逻辑函数的标准积之和式具有唯一性。B.逻辑函数的最简形式可能不唯一。C.任意两不同的最小项之和恒等于1。7.函数F=(A+B+C̅)(A̅+D)(C+D)(B+D+E)的最简或与式为：A。A.F=(A+B+C̅)(A̅+D)(C+D)B.F=(A+B+C̅)(A̅+D)C.F=ABC̅+A̅D+CD8.逻辑函数F(A,B,C,D)=∑(1,3,4,5,6,8,9,12,14)，判断当输入变量ABCD分别从(1)01101100，(2)11111010时是否存在功能冒险：B。A.存在，存在B.不存在，存在C.不存在，不存在9.对于K＝3的M序列发生器，反馈函数为Q2⊕Q0，则产生M序列：C。A.1010100B.1110101C.111010010.在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此我们应该把时钟信号引入触发器的特征方程，对于D触发器，正确的是：A。A.CPQCPDQn1nB.CPDQ1nC.CPDQ1n11.集电极开路与非门(OC门)的输出端可以直接相连实现线连接逻辑，这种线连接逻辑是：C。A.线或B.与非C.线与12.各种A/D转换器电路类型中转换速度最快的是A。3A.并联比较型B.逐次渐进型C.双积分型D.计数型13.把串行输入的数据转换为并行输出的数据,可以使用B。A.寄存器B.移位寄存器C.计数器D.存储器14.在进行状态编码时，优先级最高的相邻编码规则是A。A.行相邻B.列相邻C.输出相邻15.在数字系统中8位二进制数称为一个字节，若用一个字节对信息进行编码，最多可表示A种信息?A.256种B.8种C.128种16.卡诺图有两个特殊的方格，分别称为0重心(全0格)和1重心(全1格)，在卡诺图化简法中，包含1重心的圈对应的乘积项BA．仅包含反变量.B．仅包含原变量.C．既有反变量，又有原变量.17.模数转换要经过采样、保持、量化、编码四个过程，说明保持电路的作用。CA.意义不大，可以省略。B.实现幅度数字化，用数字量近似表示模拟量。C.保证在量化编码期间，输入信号幅度不变。18.连续异或2016个1的结果是0。19.八路数据分配器，其地址输入（选择控制）端有3个。20.三态门的三种输出状态为高电平、低电平和高阻态。21.有K个D触发器构成的扭环计数器，其有效的计数状态共2k个；而由k个D触发器构成的环形计数器，其不使用的状态为___2k-k_________个。22.若用8K×8位的SRAM芯片MCM6264组成64K×16位的存储器系统，共需16片芯片。23.有一个维持阻塞D触发器，当时钟脉冲上升沿到来时，为了4保证可靠地接收数据D，要求D必须比上升沿提前一段时间出现，这个时间称为建立时间；时钟上升沿到来后，仍需D信号维持一段时间，这个时间称为保持时间。24.一个8位D/A转换器的最小输出电压VLSB=0.01V，当输入代码为01001101时，输出电压为0.77V。25.具有n位地址输入和m位数据输出的EPROM可以产生一组有m个输出的n变量逻辑函数。（√）26.仅由逻辑门构成的电路一定是组合逻辑电路。（X）27.异步计数器与同步计数器比较，异步计数器的主要优点之一是工作速度高。（X）28.主从JK触发器，当CP=1期间JK发生多次变化，则主触发器的输出会随之发生多次变化（X）二．（8分）ECL门多输出函数设计试用两个ECL门（或和或非输出端均为双输出）如图2.1所示，利用ECL门的线或功能，不加任何外置门电路，在图上通过连接实现四输出函数：𝐹1=𝐴̅∙𝐵̅̅̅̅̅̅̅,𝐹2=𝐴∙𝐵̅̅̅̅̅̅̅,𝐹3=𝐴̅∙𝐵̅̅̅̅̅̅,𝐹4=𝐴𝐵̅̅̅̅ECL1ECL1图2.1答案：5ECL1ECL1AB1F4F3F2F评分：某个输出正确给2分（其他方案酌情扣分）三．（10分）异步时序电路的分析分析图3.1所示的异步计数器，按照图3.1的形式(1)写出触发器的激励方程；(2)写出触发器的状态方程；(3)画出状态转移表和状态转移图；(4)说明是几进制的计数器。1JC11K1JC11K1JC11KCP0Q1Q2QFF0FF1FF2&2Q图3.1状态转移表2nQ1nQ0nQ12nQ11nQ10nQ0000010100111001011101116100010111001101000110011状态转移图答案：根据电路，触发器的激励方程为：（2分）0021120121,1nnnJKQJKJQQK触发器的状态方程为：（2分）102020111012012()()()nnnnnnnnnnnnQQQQQCPQQQQQQQCP（）状态转移表（2分）2nQ1nQ0nQ12nQ11nQ10nQ0000010010100100110111001000001010011100101110117100010111001101000110011状态转移图（2分）该电路为五进制计数器。（2分）四．(10分）同步时序逻辑电路的设计用D触发器和门电路设计一个三位循环码计数器，其编码表及转换顺序如表4.1所示。1.根据状态转移表和进位输出Y填写卡诺图；2.写出触发器的下一状态方程；3.写出激励方程；4.写出输出方程。（可不画电路图）进位输出Y计数顺序2Q1Q0Q计数器状态0123456700000101101011011110110000000100表4.1821nnQQ010001111010nQ11nQ0nQ12nQ010001111001000111100100011110Y0nQ0nQ0nQ21nnQQ21nnQQ21nnQQ答案：根据表4.1可以画出电路下一状态和输出的卡诺图，如图解4.1（a）。（每图1分，共4分）利用卡诺图化简，得到电路的状态方程和输出方程分别为122010112010102121nnnnnnnnnnnnnnnQQQQQQQQQQQQQQQ(4.1)Y=Q2nQ1nQ0n(4.2)（3分）220101201002121nnnnnnnnnnnnDQQQQDQQQQDQQQQ(4.3)（3分）根据式（4.1）和式（4.3）画出的三位循环码计数器电路如图解4.2所示。921nnQQ010001111010()ndQ11()ncQ0nQ12()nbQ010001111001000111100100011110()eY011000110110110010101010000000100nQ0nQ0nQ21nnQQ21nnQQ21nnQQ解4.1&1&1&111DC11DC11DC&0FF2FF1FF0Q2Q1QCP计数输入Y进位输出解4.2五．（10分）图5.1是用一片同步计数器74LS169和一片八选一数据选择器74LS151组成的序列信号发生器，请分析：（1）74LS169组成的计数器的模值；（2）列出输出函数F的真值表；（2）写出输出F所产生的序列信号（从计数器的预置值开始）。表5.174LS169的功能表ENTENPDU/LOADCLKDCBAQQQQ1×1×保持原状态0×0↑预置10011↑加计数001↑减计数表5.274LS151的功能表使能输入选择地址输入数据输入输出𝑆𝑇̅̅̅̅𝐴2𝐴1𝐴0𝐷7~𝐷0Y𝑊̅1××××010000𝐷7~𝐷0𝐷0𝐷0̅̅̅0001𝐷7~𝐷0𝐷1𝐷1̅̅̅0010𝐷7~𝐷0𝐷2𝐷2̅̅̅0011𝐷7~𝐷0𝐷3𝐷3̅̅̅0100𝐷7~𝐷0𝐷4𝐷4̅̅̅0101𝐷7~𝐷0𝐷5𝐷5̅̅̅0110𝐷7~𝐷0𝐷6𝐷6̅̅̅0111𝐷7~𝐷0𝐷7𝐷7̅̅̅AQBQCQDQABCD___DU/CLK_________LOAD_______RCO74LS169______ENT______ENPCP174LS1511002A1A0A0D1D2D3D4D5D6D7D1STYWF1图5.1序列信号发生器逻辑图DCBAQQQQF011011解：74LS169连接为模10的计数器（3分）。计数器采用加计数且使用进位输出端进行同步预置。由于74LS169为同步预置，预置值为0110，计数状态为0110，0111，……，1110，1111。根据所使用计数状态列出表5.2所示的输出序列F的真值表。表5.2输出函数的真值表（4分）DCBAQQQQF01101011111000010010101001011111000110111110111111输出的序列信号为1100010111。（3分）六.（6分）一般时序逻辑电路的设计在某种系统中，正常工作时要求连续0的数目为偶数，连续1的数目为奇数。用一个同步时序电路检测它的工作，工作不正常时输出为1。示例如下：输入X：00100011101100……输出Z：00000010001010……试用4个状态描述该系统的工作,做出这个同步时序电路的原始状态图。（设：状态A为初始状态并表示收到偶数个0；状态B为收到奇数个0；状态C为收到偶数个1；状态D为收到奇数个1）12ABCD0/01/11/0答案：ABCD0/00/01/10/00/11/01/01/0七．（6分）将下列表7.1的状态转移表用隐含表法进行化简（填写隐含表，并画出简化后的状态表）。B/0S01XABCC/0状态转移表D/0E/0F/0G/0DEFGD/0E/0F/0G/0D/1E/1F/1G/1表7.113BCDABCEDEFFGBDCEDFEGXXXXX答案：隐含表3分，简化的状态表3分。BCDABCEDEFFGBDCEBFCGDFEGBDCEFDGEBFCGDFEGDFEGDFEGXXXXXXXXXXa/0S01Xabcb/0状态转移表c/0d/0a/1b/1dc/1d/1(ABD)(CE)(F)(G)八．（10分）用中规模器件设计比较器在图8.1所示三位二进制译