EMP570中文芯片手册

翻译源语言：英语目标语言：中文（简体）英语中文德语检测语言中文（简体）英语日语■第1章介绍■第2章，MAXII架构■第3章，JTAG和在系统可编程■第4章，热插拔和上电复位MAXII器件■第5章，DC和开关特性■第6章，参考和订购信息修订历史请参阅每章自己特定的修订历史。有关何时每个章节进行了更新，参阅章修订日期部分，这似乎在完全手册。I-2第I：MAXII器件系列数据表©2008年10月的Altera公司的MAXII器件手册1。介绍介绍瞬时上电，非易失性CPLD的MAX®II系列是基于0.18微米，6layermetal闪存，密度从240至2,210个逻辑单元（LE）（128至2,210相当于宏小区）和8千位的非易失性存储。MAXII器件提供高I/O数量，快速的性能，可靠的配件与其他CPLD架构。MultiVolt核心，用户闪存（UFM）块，并增强系统可编程（ISP），MAXII器件的设计，以降低operatingrevenue，和功耗，同时提供可编程解决方案的应用，如总线桥接，I/O扩展，上电复位（POR）和顺序控制和设备配置控制。特点MAXIICPLD具有以下特点：■低成本，低功耗CPLD■瞬时上电，非易失性建筑■待机电流低至29μA■提供快速传播延迟和时钟输出时间修订历史MAXII器件手册©2008年10月的Altera公司■UFM阻止8千位的非易失性存储■MultiVolt核心，使外部的电源电压为3.3V/2.5V的装置的或1.8V■MultiVoltI/O接口，支持3.3-V,2.5-V,1.8-V,1.5-V的逻辑电平■总线型结构，其中包括可编程摆率，驱动强度，bushold，和可编程上拉电阻■施密特触发器使噪声容限输入（可编程每针）■I/O是完全兼容的外围组件互连特别兴趣小组（PCISIG），PCI本地总线规范，2.2版，3.3-V运行在66MHz的■支持热插拔■内置的联合测试行动组（JTAG）边界扫描测试（BST）电路符合IEEE标准1149.1-1990■ISP电路与IEEE标准兼容。1532MII51001-1.81-2第1章：特点MAXII器件手册©2008年10月的Altera公司表1-1列出了MAXII系列的特性。f对于等效宏单元的更多信息，请参阅MAXII逻辑元件宏单元转换方法白皮书。MAXII和MAXIIG设备是在三种不同速度等级-3，-4和-5，与-3是最快的。同样，MAXIIZ器件提供两种速度等级：-6，-7，-6更快。这些速度等级指整体相对性能，而不是任何特定的时序参数。传播延迟的定时修订历史MAXII器件手册©2008年10月的Altera公司在每个速度等级和密度的号码，请参阅的直流和开关MAXII器件手册特性的篇章。表1-2显示了MAXII器件速度等级的产品。表1-1MAXII系列的特性特点EPM240EPM240GEPM570EPM570GEPM1270EPM1270GEPM2210EPM2210GEPM240ZEPM570ZLE的2405701,2702,210240570典型等效宏单元1924409801700192440等效宏单元范围：1282402405705701,2701,2702,210128240240570的UFM大小（位）8,1928,1928,1928,1928,1928,192最大用户I/O引脚8016021227280160TPD1（NS）（1）4.75.46.27.07.59.0FCNT（兆赫）（2）304304304304152152TSU（NS）1.71.21.21.22.32.2TCO（NS）4.34.54.64.66.56.7表1-1：（1）TPD1代表了一个引脚至引脚延时为最坏的情况下，I/O放置一个完整的对角线跨设备和组合逻辑路径在一个单一的，是相邻的输出引脚的LUT和实验室实施。（2）最高频率的时钟输入引脚的I/O标准的限制。16位计数器临界延迟，运行速度比这个数。表1-2MAXII的速度等级设备速度等级-3-4-5-6-7EPM240EPM240GVVV-EPM570EPM570GVVV-EPM1270EPM1270GVVV-EPM2210EPM2210GVVV-EPM240Z---VV修订历史MAXII器件手册©2008年10月的Altera公司EPM570Z---VV第1章：介绍1-3特点©2008年10月的Altera公司的MAXII器件手册MAXII器件可提供节省空间的的FineLineBGA，科技的的FineLineBGA，薄型四方扁平封装（TQFP）封装（请参阅表1-3和表1-3）。MAXII器件支持垂直迁移在同一个包（例如，您可以迁移在256针的FINELINEBGA之间的EPM570，EPM1270和EPM2210器件包）。垂直迁移意味着你可以迁移到其专用的设备是相同的引脚和JTAG引脚和电源引脚对于一个给定的子集或超集包跨设备的密度。在任何包的最大密度最高电源接脚数量，你必须Insection17出计划的最大密度包中的提供必要的电源引脚迁移。对于I/O引脚的迁移跨越密度，交叉引用可用的I/O引脚器件的引脚超时计划密度的封装类型，以确定哪些I/O引脚可以迁移。的Quartus®II软件可以自动交叉引用，并把所有的引脚为您当给定一个设备迁移列表。表1-3MAXII封装和用户I/O引脚设备68针微FINELINEBGA（1）100针微FINELINEBGA（1）100针FINELINEBGA（1）100针TQFP144针TQFP144针微FINELINEBGA（1）256针微FINELINEBGA（1）256针修订历史MAXII器件手册©2008年10月的Altera公司FINELINEBGA324针FINELINEBGAEPM240EPM240G-808080-----EPM570EPM570G-767676116-160160-EPM1270EPM1270G----116-212212-EPM2210EPM2210G-------204272EPM240Z5480-------EPM570Z-76---116160-注意表1-3：（1）只适用适用于无铅版本的套件。表1-4。的的FineLineBGA，TQFP，MAXII和科技的FINELINE网络BGA封装尺寸包68针微FINELINEBGA100针微FINELINEBGA100针FINELINEBGA100针TQFP144针TQFP144针微FINELINEBGA256针微FINELINEBGA256针FINELINE修订历史MAXII器件手册©2008年10月的Altera公司BGA324针FINELINEBGA间距（毫米）0.50.510.50.50.50.511面积（平方毫米）253612125648449121289361长×宽（毫米×毫米）5×56×611×1116×1622×22×711×1117×1719×191-4第1章：简介参考文献MAXII器件手册©2008年10月的Altera公司MAXII器件具有一个内部线性稳压器，它支持外部3.3V或2.5V的电源电压，调节电源内部工作只接受1.8V电压为1.8VMAXIIG和MAXIIZ器件的外部电源电压MAXIIZ器件的引脚兼容，在与MAXIIG设备上100针科技的FINELINE网络BGA和256针的科技FINELINEBGA封装。以外外部电源电压的要求，MAXII和MAXIIG设备具有相同的插脚引线和时序规范。表1-5显示了外部电源电压MAXII系列的支持。参考文献本章引用文件下列文件：■DC和开关特性一章中的MAXII器件手册■MAXII逻辑元件宏单元转换方法扩展功能白皮书文档版本历史表1-6显示了这一章的修订历史。表1-5MAXII外接电源电压设备EPM240EPM570EPM1270EPM2210EPM240GEPM570GEPM1270GEPM2210GEPM240ZEPM570Z（1）MultiVolt核心外部电源电压（VCCINT），，（2）3.3V，2.5V1.8VMultiVoltI/O接口电压电平（VCCIO），1.5V，1.8V，2.5V，3.3V1.5V，1.8V，2.5V，3.3V表1-5：（1）只接受MAXIIG和MAXIIZ器件的VCCINT引脚的1.8V，1.8-VVCCINT外部电源为设备的核心。（2）MAXII器件的内部操作在1.8V。表1-6文档版本历史日期和版本修订的变化进行了总结，2008年10月，版本1.8■更新“简介”部分。■更新了新的文件格式。-2007年12月，version1.7■更新了表1-1至表1-5。■增加了“参考文献”一节。MAXIIZ信息的更新文件。2006年12月，1.6版■添加的文档的修订历史记录-2006年8月，1.5版本■次要更新的功能列表-2006年7月版本1.4■次要更新的表-第1章：介绍1-5文档版本历史©2008年10月的Altera公司的MAXII器件手册2005年6月，1.3版本■更新了表1-1中的时序数-2004年12月，1.2版■更新了表1-1中的时序数-2004年6月，1.1版■更新了表1-1中的时序数-表1-6文档版本历史日期和版本修订的变化进行了总结，1-6第1章：文档版本历史MAXII器件手册©2008年10月的Altera公司©2008年10月的Altera公司的MAXII器件手册MAXII架构2。介绍本章介绍了MAXII器件的体系结构，并包含以下几个部分：■“功能说明”第2-1页“■第2-4页的逻辑阵列块”■“第2-6页上的”逻辑单元■“多轨互连”第2-12页■“第2-16页上的”全球信号■“用户快闪记忆体区块”第2-18页■“MultiVolt内核”在第2-22页■第2-23页上的“I/O结构”功能说明MAX®II器件包含一个二维的行和列式架构实现自定义逻辑。行和列的互连提供了信号互连之间的逻辑阵列模块（LAB）。逻辑阵列组成的实验室，10个逻辑单元（LE），每个LAB。一个LE是一个小的逻辑单位提供的用户逻辑功能的有效实施。乳酸菌被分组为在器件两端的行和列。多轨互联提供快速粒状实验室之间的时间延迟。快速路由的LES提供了最低限度的时间延迟，以增加层次的逻辑与全局路由互连结构。MAXII器件的I/O引脚被送入I/O单元（IOE）位于两端的LAB行和列的周围的设备。每个IOE包含一个双向I/O缓冲区的多种的先进性，功能。我/O引脚支持施密特触发器输入和Authoritymay-单端标准，如66兆赫的32位PCI，和LVTTL。MAXII器件提供了一个全局时钟网络。全局时钟网络由4，推动整个器件的全局时钟线，提供所有的时钟内的移动设备的资源。全局时钟的线条也可以用于控制信号如清晰，预置，或输出使能。MII510022.22-2第2章：MAXII架构功能说明MAXII器件手册©2008年10月的Altera公司图2-1显示了MAXII器件的功能框图。每个MAXII器件包含一个闪存块，在其平面布置图。在EPM240的移动设备，该块位于该装置的左侧。EPM570EPM1270和EPM2210器件，闪速存储器块位于左下角的面积的装置。此快闪记忆体储存的大部分被划分为专用配置闪存（CFM）块。CFM块提供非易失性存储可用于所有的SRAM配置信息的。在CFM自动下载和配置的逻辑和I/O上电时，即时操作。f对于上电时配置的更多信息，请参阅热插拔和上电复位MAXII器件一章，MAXII器件手册。MAXII器件内的快闪记忆体的部分被划分为一个小阻止用户数据。该用户闪存（UFM）模块批号提供了8,192位通用的用户存储。UFM提供可编程的端口连接到用于读取和写入的逻辑阵列。此相邻LAB有三个行块，用的列数不同的设备。表2-1显示了劳顾会在每个装置中的行和列的数目，以及EPM570的快闪记忆体领域中的LAB相邻的行和列数，EPM1270，EPM2210设备。长LAB行充分的实验室扩展的行行I/O模块批号从一个侧面相邻