2016大学生创新实验选题--微电子所混合信号研究室

2016年大学生创新实验选题ADC选题：10bits超高速折叠插值ADC架构研究与建模课题目的和意义：Flash结构ADC可以达到很高的转换速率，但其面积和功耗会随精度的提高呈指数增长，而且更为复杂的编码电路会对ADC的处理速度造成限制。折叠插值结构ADC继承了Flash结构ADC的速度优势，采用的折叠插值技术可以有效减小面积，降低功耗，是超高速ADC的首选架构。采用传统架构设计的折叠插值ADC转换速度很难突破500MHz，分辨率一般维持在8bits左右。因此本课题的研究目的是，重点针对倍频效应以及信号延迟等非理想效应，研究如何通过运用级联折叠、级间流水等技术来提高转换器速度和精度。研究如何改进传统折叠插值架构，实现分辨率为10bits采样速率为800MSPS的超高速折叠插值ADC。该架构对于高速、高精度的ADC设计具有重要的指导意义。主要研究内容：（1）掌握折叠插值ADC的工作原理，性能指标及组成模块进行深入的分析与研究，从整体上来把握折叠插值ADC设计要点。（2）基于对折叠插值ADC的全面认识，分析转换器架构以及非理想因素对转换器速度和精度等性能的影响。在此基础上通过建模的方法，对多种不同架构在速度、精度、功耗上进行比较，研究较优的架构及其实现技术，最终实现精度为10bits采样速率为800MSPS的折叠插值ADC架构。创新点：（1）基于级间流水的级联折叠插值架构（2）统一的量化通路编码校准技术选题：研究背景：随着微电子工艺的不断演进，工艺尺寸不断缩小，单片集成度越来越高，使得时间交织ADC的运用越来越广泛。多通道时间交织ADC通过并行采集技术可以突破工艺因素带来的限制，使ADC的速度成倍的提高，但制造过程中工艺的偏差严重限制了TIADC的系统精度。有研究表明，呈正态分布的标准差1%的通道间失配便会将多通道系统的精度限制在7bit以下而不论单通道ADC的精度如何。因此对于多通道时间交织ADC来说，通过数字后台校准技术消除工艺偏差导致的通道间失配误差显得极为重要。时间交织ADC的三个主要失配是失调失配、增益失配以及采样时间失配。失调失配和增益失配由于它们体现出来的是幅度上的一个整体偏差，失配大小的检测相对来说比较简单，通常运用平均技术就可以检测；校准起来也相对容易，通过简单的加/减法器和乘法器就可实现校准；而由时钟偏斜（Time-skew）造成的采样时间失配导致的是整体ADC采样值的非均匀性，采样值的非均匀性的检测相对困难，这也造成了其校准起来也相对困难。题目一：基于数字滤波器的时间交织ADC数字校准算法研究研究内容：研究采用数字滤波器的方法实现时间交织ADC采样时间失配误差的校准。在了解时间交织ADC的原理及误差来源的基础上，进行校准算法的研究。算法研究过程：1）利用Matlab进行时间交织ADC误差模型搭建，校准算法模型的搭建；2）校准算法的行为级设计与仿真；3）校准算法的FPGA设计与验证。可以切入的创新点：克服现有滤波器校准算法，硬件复杂度高，校准带宽有限的不足题目二：基于混合信号的时间交织ADC校准算法研究研究内容：针对采样时间失配误差的校准，基于混合信号校准的方法是在数字域检测误差，然后根据所检测出的误差在模拟域中利用可变延时线对采样时钟相位进行调整，以达到校正误差的目的。这是校准时间失配误差最直接的方法，而且这种方法受到频率的限制也较少，除个别频率点外适用于整个奈奎斯特频率内。在了解时间交织ADC的原理及误差来源的基础上，进行研究校准算法。算法研究过程：1）利用Matlab进行时间交织ADC误差模型搭建，校准算法模型的搭建；2）校准算法的行为级设计与仿真；3）校准算法的FPGA设计与验证。可以切入的创新点：如何实现混合信号的高精度补偿，混合校准验证的方法和平台设计