2010数字系统试卷B

《》试卷第1页共9页诚信应考,考试作弊将带来严重后果！华南理工大学期末考试《数字系统设计》试卷B注意事项：1.考前请将密封线内各项信息填写清楚；2.所有答案请直接答在试卷上；3．考试形式：闭卷；4.本试卷共大题，满分100分，考试时间120分钟。题号一二三四五六总分得分评卷人一、单项选择题（共10道，每题3分）1、综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。2、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__。A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。3、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。4．不完整的IF语句，其综合结果可实现________。A.时序逻辑电路B.组合逻辑电路C.双向电路_____________________…姓名学号学院专业座位号(密封线内不答题)……………………………………………………密………………………………………………封………………………………………线……………………………………线………………………………………《》试卷第2页共9页D.三态控制电路5.下列语句中是并行语句的是________。A.IF流程控制语句B.CASE流程控制语句C.FOR…LOOP语句D.PROCESS语句6.下列电路模块中属于时序电路的是________。A.优先级编码器B.3-8译码器C.JK触发器D.异或门电路7．VHDL属于是_______描述语言。A普通硬件B行为C高级D低级8.基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为是_______设计法。A自底向上B自顶向下C积木式D顶层9、在VHDL中，_______不能将信息带出对它定义的当前设计单元。A信号B常量C数据D变量10、_______不属于FPGA的基本组成。A可编程逻辑块CLBB可编程互连单元（I/O）CSRAMD乘积项单元二、简答题（共4道，每题5分）1、简述信号与变量的区别，并举例说明两者的用法。《》试卷第3页共9页2、简述同步时序电路moore机的模型。3、简述固有延时与传输延时的产生机理及两者之间的区别。4、如何消除状态机输出的毛刺，给出两种解决方法。《》试卷第4页共9页三、设计题：根据下面综合后的LATCH和DFF的逻辑示意图，分别写出VHDL代码，包括实体和结构体（10分）。并简述LATCH和DFF的区别（2分）。《》试卷第5页共9页四、设计题(二选一作答，请在作答的题前打“√”，10分)1．利用VHDL语言，设计一个通用的移位寄存器，数据宽度为4，复位优先级高于置位，置位优先级高于数据加载。实体说明如下，请补充结构体。libraryIEEE;useIEEE.std_logic_1164.all;entityshft_regisport(DIR:instd_logic;--dir为‘1’时右移--dir为‘0’时左移CLK:instd_logic;--时钟信号RESET:instd_logic;--同步复位信号SET:instd_logic;--同步置位信号LOAD:instd_logic;--同步加载数据信号SI:instd_logic;--串行输入数据DATA:instd_logic_vector(3downto0);--并行输入的预置数data_out:outstd_logic_vector(3downto0)--并行数据输出);endentity;architectureshft_reg_archofshft_regissignalTEMP_data_out:std_logic_vector(3downto0);beginendarchitecture;《》试卷第6页共9页2.下图所示电路是某数字系统的控制器。其中Z是系统数据处理器的状态信号；C1和C2是控制器输出的控作信号。试画出该控制器的ASM图。《》试卷第7页共9页五、设计题：下图是脉宽数控调制信号发生器逻辑图，此信号发生器是由两个完全相同的可自加载加法计数LCNT8组成的。8位可自加载加法计数器中CLK是工作时钟，LD是预置数加载信号，D是预置数，CAO是计数溢出输出。①写出可自加载加法计数LCNT8的VHDL代码。（8分）②写出脉宽数控调制信号发生器的VHDL代码。（8分）《》试卷第8页共9页《》试卷第9页共9页六、设计题：设计一个用于主干道与支道公路交叉路口的交通灯信号控制器，要求是优先保证主干道的畅通。平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿行主干道时，才将交通灯切向“主干道红灯，支道绿灯”，一旦支道无车辆通过路口，交通灯又回到“主干道绿灯，支道红灯”的状态。此外，主干道和支道每次通行的时间不得短于30s，而在两个状态交换过程出现的“主黄，支红”和“主红，支黄”状态，持续时间都为4s。用ASM图给出设计思路。（12分）