4时序逻辑电路习题解答

4时序逻辑电路习题解答62自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。A．SR=0B．SR=1C．S+R=0D．S+R=1≥1≥1Q&&QSRG1G1G2G2QQRS图T4.1图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS应为。A．RS=00B．RS=01C．RS=10D．RS=113．基本SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D中的B。假定锁存器的初始状态为0。≥1≥1QQXYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Qn=0，要求Qn+1=0，则应使。A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。实现AQQnn1的电路是。4时序逻辑电路习题解答63QQ＆Q＆1Q1AAAACPCPCPCPC1C1C1C11D1S1R1J1K1J1KQQQQA．B．C．D．图T4.67．将D触发器改造成T触发器，如图T4.7所示电路中的虚线框内应是。CPQ1DC1TQ图T4.7A．或非门B．与非门C．异或门D．同或门8．触发器异步输入端的作用是。A．清0B．置1C．接收时钟脉冲D．清0或置19．米里型时序逻辑电路的输出是。A．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关10．用n只触发器组成计数器，其最大计数模为。A．nB．2nC．n2D．2n11．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为：A．01011B．01100C．01010D．0011112．图T4.12所示为某计数器的时序图，由此可判定该计数器为。A．十进制计数器B．九进制计数器C．四进制计数器D．八进制计数器CPQ0Q1Q2Q3图T4.1213．电路如图T4.13示，假设电路中各触发器的当前状态Q2Q1Q0为100，请问在时4时序逻辑电路习题解答64钟作用下，触发器下一状态Q2Q1Q0为。QQ1J1KC1CPDRQ0QQ1J1KC1QQ1J1KC11Q1Q2SDRDSDSDRDRD图T4.13A．101B．100C．011D．00014．电路图T4.14所示。设电路中各触发器当前状态Q2Q1Q0为110，请问时钟CP作用下，触发器下一状态为。0Q1J1KC1CPQ01Q1J1KC12Q1J1KC1Q1Q2RDRDRD&DR图T4.14A．101B．010C．110D．11115．电路如图T4.15所示，74LS191具有异步置数功能的4位二进制加减计数器。已知电路的当前状态Q3Q2Q1Q0为1100，请问在时钟作用下，电路的下一状态Q3Q2Q1Q0为。0CTLD74LS191Q0Q1Q2Q3D0D1D2D3U/DCTCO/BOLDCP0000CP&图T4.15A．1100B．1011C．1101D．000016．下列功能的触发器中，不能构成移位寄存器。4时序逻辑电路习题解答65A．SR触发器B．JK触发器C．D触发器D．T和T＇触发器。17．4位移位寄存器，现态Q0Q1Q2Q3为1100，经左移1位后其次态为。A．0011或1011B．1000或1001C．1011或1110D．0011或111118．现欲将一个数据串延时4个CP的时间，则最简单的办法采用。A．4位并行寄存器B．4位移位寄存器C．4进制计数器D．4位加法器19．一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz，经过可转换为4位并行数据输出。A．8msB．4msC．8µsD．4µs20．由3级触发器构成的环形和扭环形计数器的计数模值依次为。A．8和8B．6和3C．6和8D．3和6习题1．由或非门构成的基本SR锁存器如图P4.1所示，已知输入端S、R的电压波形，试画出与之对应的Q和Q的波形。SRQQ≥1≥1QQSR1G2G图P4.1解：QQRS2．由与非门构成的基本SR锁存器如图P4.2所示，已知输入端S、R的电压波形，试画出与之对应的Q和Q的波形。4时序逻辑电路习题解答66&&QQSRQQSR1G2G图P4.2解：QQSR3．写出图P4.3所示钟控SR锁存器的特性方程，&&≥1≥1RSCPRDSDQQ图P4.3解：CP=0时，RD=SD=0，Qn+1=Qn；CP=1时，SRRD，SD=S；1DDnnnnQSRQSRSQSRQ不管S、R输入何种组合，锁存器均不会出现非正常态。4．（1）分析图P4.4（a）所示由CMOS传输门构成的钟控D锁存器的工作原理。Q1G1CPCPTG1G2CPCPTGQDTG1TG2Q1CPCPTGG2TGQDTG1TG211G4TGTG41G1G3TGTG3CPCPCPCPCPCP（a）（b）4时序逻辑电路习题解答67CPD（c）图P4.4（2）分析图P4.4（b）所示主从D触发器的工作原理。（3）有如图P4.4（c）所示波形加在图P4.4（a）（b）所示的锁存器和触发器上，画出它们的输出波形。设初始状态为0。解：（1）图所示是用两个非门和两个传输门构成的钟控D锁存器。当CP=1时，TG1导通，TG2断开，数据D直接送到Q和Q端，输出会随D的改变而改变。但G1、G2没有形成正反馈，不具备锁定功能，此时称电路处于接收数据状态；CP变为低电平0时，TG1断开，TG2导通，G1、G2形成正反馈，构成双稳态电路。由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。（2）由两个D锁存器构成的主从D触发器，采用上升沿触发方式，原理分析可参考4.2.1节有关内容。（3）D锁存器输出波形图CPDQD触发器输出波形图CPDQ5．图P4.5（a）所示的为由D锁存器和门电路组成的系统，锁存器和门电路的动态参数如下：锁存器传输延时tp（DQ）=15ns，tp（CQ）=12ns，建立时间tSU=20ns；保持时间tH=0ns。与门的延迟时间tpdAND=16ns，或门的延迟时间tpdOR=18ns，异或门的延迟时间tpdXOR=22ns。（1）求系统的数据输入建立时间tSUsys；（2）系统的时钟及数据输入1的波形如图P4.5（b）所示。假设数据输入2和数据输入3均恒定为0，时钟使能恒定为1，请画出Q的波形，并标明Q对于时钟及数据输入1的延迟。4时序逻辑电路习题解答68QQ1D=1C1&≥1数据输入1时钟输入时钟使能锁存器数据输入1时钟50ns80ns80ns10ns10ns数据输入2数据输入3（a）（b）图P4.5解：（1）系统的数据输入建立时间tSUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=tpdOR+tpdXOR+tSU-tpdAND=18ns+22ns+20ns-16ns=44ns。（2）数据输入1时钟50ns80ns80ns10ns10nsQ55ns28ns6．有一JK触发器如图P4.6（a）所示，已知CP、J、K信号波形如图P4.6（b）所示，画出Q端的波形。（设触发器的初始态为0）QQ1J1KC1JCPKJCPKQ（a）（b）图P4.6解：QKJCP7．试画出如图P4.7所示时序电路在一系列CP信号作用下，Q0、Q1、Q2的输出电压波形。设触发器的初始状态为Q=0。4时序逻辑电路习题解答691Q0FF01JC11KQ1FF11JC11KQ2FF21JC11KCP1图P4.7解：先画Q0波形，再画Q1波形，最后画Q2波形。CP0Q1Q2Q8．有一简单时序逻辑电路如图P4.8所示，试写出当C=0和C=1时，电路的状态方程Qn+1，并说出各自实现的功能。=11K1JC1QCPCX图P4.8解：当C=0时，J=X，K=XnnnnnQXQXQKQJQ1为T触发器当C=1时，J=XXKXQKQJQnnn1为D触发器9．用上升沿D触发器和门电路设计一个带使能EN的上升沿D触发器。要求当EN=0时，当时钟加入后触发器状态保持不变；当EN=1时，当时钟加入后触发器正常工作。解：当EN=0，Qn+1=Qn；当EN=1，Qn+1=D，则DENQENQnn11，令DENQENDn1即可。4时序逻辑电路习题解答70≥1&1CD1QQ1&ENCPD10．由JK触发器和D触发器构成的电路如图P4.10（a）所示，各输入端波形如图P4.10（b）。设各个触发器的初态为0，试画出Q0和Q1端的波形，并说明此电路的功能。DR0Q1QBAQ0Q11JC11KA11DC1Q0Q1B（a）（b）图P4.10解：BAQ0Q1根据电路波形，它是一个单发脉冲发生器，A可以为随机信号，每一个A信号的下降沿后；Q1端输出一个脉宽周期的脉冲。11．由四位二进制计数器74161及门电路组成的时序电路如图P4.11所示。要求：（1）分别列出X=0和X=1时的状态图；（2）指出该电路的功能。111&RDLD0010RDLD≥11111000&74161Q0Q1Q2Q3D0D1D2D3EPETCOLDCPRDCP74161Q0Q1Q2Q3D0D1D2D3EPETCOLDCPRDCPX图P4.114时序逻辑电路习题解答71解：（1）X=0时，电路为8进制加计数器，状态转换图为：100011002Q1Q0Q3Q100110111010111111101101（2）X=1时，电路为5进制加计数器，状态转换图为：100011002Q1Q0Q3Q10011011101012．由四位二进制计数器74LS161和4位比较器74LS85构成的时序电路如图P4.12所示。试求：（1）该电路的状态转换图；（2）工作波形图；（3）简述电路的逻辑功能；（4）对电路做适当修改，实现N（N＜16）进制计数。开机清零11B3B2B1B0A3A2A1A074LS8511I（A＞B）I（A=B）I（A＜B）Y（A＞B）Y（A=B）Y（A＜B）11RDCPLD74161Q0Q3Q2Q1ETEPCPD0D3D2D1COLDRDP4.12解：（1）011100110100010101101101110010112Q1Q0Q3Q100010101001（2）4时序逻辑电路习题解答72CPQ0Q2Q1Q3（3）11进制加法计数器（4）修改74LS85的B3B2B1B0输入即可。13．试分析如图P4.13所示电路的逻辑功能。图中74LS160为十进制同步加法计数器，其功能如表P4.13所示。（CO=Q3Q2Q1Q0）11&CP1C74LS160（1）Q0Q1Q2Q3D0D1D2D3EPETCOLDCPRD74LS160（2）Q0Q1Q2Q3D0D1D2D3EPETCOLDCPRD图P4.13表P4.1374LS160功能表CPDRLDEPET工作状态×0×××置零↑10××置数×1101保持×11×0保持（但CO=0）↑1111计数解：28进制加法计数器。（8421BCD码输出）14．用74161构成十一进制计数器。要求分别用“清零法”和“置数法”实现。解：（1）清零法010000000001001000111010100110002Q1Q0Q3Q01110101011010114时序逻辑电路习题解答73111&RDLD××××74161Q0Q1Q2Q3D0D1D2D3EPETCOLDCPRDCP（2）置数法010000000001001000111010100110002Q1Q0Q3Q011101010110111&RDLD000074161Q0Q1Q2Q3D0D1D2D3EPETCOLDCPRDCP15．用十六进制同步加法计数器74161设计一个可控计数器，X=0时实现8421BCD码计数器，X=1时实现2421BCD码计数器。解：X=0时，计至9时置0000：03QQLD，D3D2D1D0=0000X=1时，计至4