微机原理与接口技术_第2章8086系统结构3概要

21:18:411微机原理与接口技术渤海大学尹作友21:18:412第二章8086系统结构8086CPU内部结构8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序21:18:4138086最小模式系统框图时钟发生器RESVccCLKREADYRESETRDWRM/IOALE8086CPUA19~A16AD15~AD0DENDT/RMN/MXVccSTB8282/8283OE8286/8287T地址/数据地址存储器DATAI/O芯片DATABHEOEBHE20位16位地址总线数据总线复习21:18:4148086最大模式系统框图OE时钟发生器RESVccCLKREADYRESET8086CPUA19~A16AD15~AD0MN/MXSTB8282/8283OE8286/8287T地址/数据地址存储器DATAI/O芯片DATABHES0S1S2地址总线数据总线S1CLKS0S2DENDT/RALEIORCIOWCMWTCMRDCINTAAENCLKS2S1S0AEN82898288多主控者系统总线复习21:18:415有关概念介绍一．主频，外频，倍频系数二．T状态三．总线周期四．指令周期五．时序六．时序图有关概念介绍——主要内容21:18:416一、主频，外频，倍频系数①CPU是在时钟信号的控制下工作时钟信号是一个按一定电压幅度，一定时间间隔发出的脉冲信号②CPU所有的操作都以时钟信号为基准;CPU按严格的时间标准发出地址，控制信号;存储器、接口也按严格的时间标准送出或接受数据。这个时间标准就是由时钟信号确定。CLK有关概念介绍——主频，外频，倍频21:18:417③CPU的主频或内频指CPU的内部工作频率。主频是表示CPU工作速度的重要指标，在CPU其它性能指标相同时,主频越高,CPU的速度越快④CPU的外频或系统频率指CPU的外部总线频率。⑤倍频系数指CPU主频和外频的相对比例系数。8088/8086/80286/80386的主频和外频值相同;有关概念介绍——主频，外频，倍频有关概念介绍——主频，外频，倍频21:18:418从80486DX2开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即：CPU主频=外频×倍频系数⑥PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按照一定的比例分频得到。有关概念介绍——主频，外频，倍频有关概念介绍——主频，外频，倍频21:18:419550MHzIDE2PentiumIII北桥440BXAGP南桥PIIX4ECMOS&RTCUSB超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线100MHz100MHzPCI总线33MHzPCI插槽ISA插槽硬件实验箱ISA总线8MHz内存条ROMBIOS显示器硬盘光驱软驱键盘鼠标打印机MODEM66MHz显卡内频外频倍频系数5.521:18:4110⑦外频性能指标8088CPU频率f：1秒内的脉冲个数4.77MHz周期T=1/f210ns占空比：高电平在一个周期中的比例1:3CLKT有关概念介绍——主频，外频，倍频有关概念介绍——主频，外频，倍频21:18:4111相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称T状态（T周期）。二、T状态每个T状态包括：下降沿、低电平、上升沿、高电平CLKT有关概念介绍——T状态21:18:4112CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统称为总线操作。三、总线周期数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU有关概念介绍——总线周期21:18:4113①执行一个总线操作所需要的时间称为总线周期。总线操作总线周期读存储器操作(取指令、取操作数)存储器读周期写存储器操作(将结果存放到内存)存储器写周期读I/O端口操作(取I/O端口中的数)I/O端口读周期写I/O端口操作(往I/O端口写数)I/O端口写周期中断响应操作中断响应周期有关概念介绍——总线周期21:18:4114②一个基本的总线周期通常包含4个T状态，按时间的先后顺序分别称为T1、T2、T3、T4总线周期T1T2T3T4CLK有关概念介绍——总线周期21:18:4115①执行一条指令所需要的时间称为指令周期。执行一条指令的时间:取指令、执行指令、取操作数、存放结果所需时间的总和。用所需的时钟周期数表示。四、指令周期有关概念介绍——指令周期21:18:4116例1执行ADD[BX],AX包含:（1)取指令存储器读周期（2)取(DS:BX)内存单元操作数存储器读周期（3)存放结果到(DS:BX)内存单元存储器写周期②执行指令的过程中，需从存储器或I/O端口读取或存放数据，故一个指令周期通常包含若干个总线周期。有关概念介绍——指令周期为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。五、时序21:18:4117描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。六、时序图时间有关引脚信号T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT总线上存储器读周期时序有关概念介绍——时序图21:18:4118时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；纵轴上是有关操作的引脚信号随时间发生变化的情况,时序图中左边出现的事件发生在右边之前。时间有关引脚信号T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT总线上存储器读周期时序有关概念介绍——时序图21:18:4119学习时序的目的:加深对指令执行过程及计算机工作原理的了解。设计接口时，需考虑各引脚信号在时序上的配合。有关概念介绍——时序图21:18:4120§2-58086CPU时序概述系统的复位和启动最小模式下的总线操作最小模式下的总线保持主要内容第二章8086系统结构——8086CPU时序21:18:4121——概述一．概述概念：计算机工作过程：在时钟脉冲CLK统一控制下的指令执行过程。8086的时钟频率为5MHz，时钟周期或T状态为200μs。①指令周期（InstructionCycle）：执行一条指令所需的时间称为指令周期。不同指令的指令周期的长短是不同的．一个指令周期由几个总线周期组成。第二章8086系统结构——8086CPU时序21:18:4122注意：在8086／8088CPU中，每个总线周期至少包含4个时钟周期(T1~T4)，一般情况下，在总线周期的T1状态传送地址，T2~T4状态传送数据。第二章8086系统结构——8086CPU时序——概述②总线周期（BusCycle）：BIU完成一次访问存储器或I/O端口操作所需要的时间，称作一个总线周期。一个总线周期由几个T状态组成。③时钟周期(ClockCycle)：CPU的时钟频率的倒数，也称T状态。21:18:4123二．系统的复位与启动①复位信号：通过RESET引脚上的触发信号来引起8086系统复位和启动，RESET至少维持4个时钟周期的高电平。②复位操作：当RESET信导变成高电平时，8086／8088CPU结束现行操作，各个内部寄存器复位成初值。标志寄存器清零指令寄存器0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES寄存器0000H指令队列变空其它寄存器0000H第二章8086系统结构——8086CPU时序——系统的复位与启动21:18:4124③复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=0，从内存的FFFF0H处开始执行指令。在FFFF0处存放了一条无条件转移指令，转移到系统引导程序的入口处，这样系统启动后就自动进入系统程序。可屏蔽中断被屏蔽：标志寄存器被清0，，程序中要用指令STI来设置中断允许标志。第二章8086系统结构——8086CPU时序——系统的复位与启动21:18:4125CLKRESET复位内部RESET三态门输出信号浮空不作用状态第二章8086系统结构——8086CPU时序——系统的复位与启动21:18:4126系统的复位与启动(动画演示)第二章8086系统结构——8086CPU时序21:18:4127三．最小模式下的总线操作(1)读总线周期（动画）第二章8086系统结构——8086CPU时序——最小模式下的总线操作21:18:4128读总线周期一个最基本的读总线周期包含4个T状态，即T1、T2、T3、T4，在存储器和外设速度较慢时，在T3后可插入1个或几个等待状态Tw。第二章8086系统结构——8086CPU时序——最小模式下的总线操作21:18:4129T1状态：①M/IO信号在T1状态有效，指出CPU是从内存还是从I/O端口读取数据。M/IO信号的有效电平一直保持到总线周期结束的T4状态。②T1状态开始，20位地址信号通过多路复用总线输出，指出要读取的存储器或I/O瑞口的地址。高4位地址从A19/S6-A16/S3地址／状态线送出，低16位从AD15-AD0地址／数据线送出。③ALE引脚上输出一个正脉冲作地址锁存信号。在T1状态结束时，M/IO信号，地址信号均已有效，ALE的下降沿用作锁存器8282的选通信号，使地址锁存。第二章8086系统结构——8086CPU时序——最小模式下的总线操作21:18:4130第二章8086系统结构——8086CPU时序——最小模式下的总线操作④BHE信号有效，作为奇地址存储体的选体信号，配合地址信号可实现存储单元的寻址，它表示高8位数据线上的数据有效。⑤系统中若接有数据总线收发器8286时，在T1状态，DT/R端输出低电平，表示本总线周期为读周期，用DT/R去控制8286接收数据。T2状态：地址信号消失，A19/S6-A16/S3引脚上输出状态信息S6-S3，指出当前正在使用的段寄存器及中断允许情况。低位地址线AD15-AD0进入高阻状态，为读取数据作准备。21:18:4131①BHE/S7变成高电平，输出状态信息S7，S7在设计中未赋于实际意义。②RD信号有效，送到所有的存储器和I/O端口，但只选通地址有效的存储单元和I/O端口，使之能读出数据。③若系统中接有8286，DEN信号在T2状态有效，作为8286的选通信号，使数据通过8286传送。第二章8086系统结构——8086CPU时序——最小模式下的总线操作21:18:4132T3状态：①T3状态一开始，CPU采样READY信号，若此信号为低电平表示系统中所连接的存储器或外设工作速度较慢，数据没有准备好，要求CPU在T3和T4状态之间再插入一个TW状态。READY是通过时钟发生器8284传递给CPU的。②当READY信号有效时，CPU读取数据。在DEN＝0、DT/R＝0的控制下，内存单元或I/O端门的数据通过数据收发器8286送到数据总线AD15-AD0上。CPU在T3周期结束时，读取数据。S3S4指出了当前访问哪个段寄存器，若S3S4＝10，表示访问CS段，读取的是指令，CPU将它送入指令队列中等待执行，否则读取的是数据，送入ALU进行运算。第二章8086系统结构——8086CPU时序——最小模式下的总线操作21:18:4133Tw状态：CPU在每个TW状态的前沿对READY信号采样，若为低电平继续插入TW状态。当在TW状态采样到READY信号为高电平时，在当前TW状态执行完，进入T4状态，在最后一个TW状态，数据肯定已出现在数据总线上，此时TW状态的动作与T3状态一样。CPU采样数据线AD15-AD0。T4状态：CPU在T3与T4状态的交界处采样数据。然后在T4状态的后半周期，数据从数据总线上撤除，各个控制信号和状态信号线进入无效状态，DEN无效，总线收发器不工作，一个读总线周期结束。第二章8086系统结构——8086CPU时序——最小模式下的总线操作21:18:4134(2)写总线周期第二章8086系统结构——8086CPU时序——最小模式下的总线操作21:18