第19章 寄存器和计数器

1第19章寄存器和计数器19.119.2同步计数器19.3异步计数器19.4任意进制计数器的构成方法219.1寄存器19.1.1数码寄存器数码寄存器是用于存放二进制代码的电路。图19.1所示是利用触发器的记忆功能构成的寄存器，它是由四个D触发器(F0～F3)组成的，有D0～D3四个数据输入端，Q0～Q3四个输出端。CP为脉冲输入端，RD为各触发器的清零端，低电平有效。3图19.1四位数码寄存器4寄存器的工作原理如下：当RD=0时，触发器F0～F3同时被置0；寄存器工作时，RD=1。要存放二进制代码时，将数据放到数据输入端D0～D3处，在CP脉冲的作用下，输入到F0～F3四个D触发器中，寄存器的输出端为Q3Q2Q1Q0=D3D2D1D0。在CP=0，RD=1时，寄存器中存放的数据保持不变，即F0～F3的状态保持不变。从图19.1中不难看出，这种寄存器在接收数据时，各位数据是同时输入的，输出数据也是同时进行的，故称为并行输入输出数码寄存器，其常用型号有74LS175和CC4076。519.1.2移位寄存器移位寄存器不仅能储存代码，而且还具有移位功能。移位功能是指存储在寄存器里的二进制代码能在时钟脉冲的作用下依次左移或右移一位。移位存储器可用来实现数据的串—并行转换等。移位寄存器的输入、输出分串行和并行两种。串行输入方式是指在CP脉冲的作用下，将数据从寄存器的最低位逐位输入到各寄存器中；并行输入方式是指在CP脉冲的作用下，各位数据同时输入到各寄存器中。串行输出方式是指在CP脉冲的作用下，数据从寄存器的最高位逐位输出；并行输出方式是指在CP脉冲的作用下，寄存器中各触发器同时对外输出数据。移位寄存器又分单向移位寄存器和双向移位寄存器。61.单向移位寄存器图19.2所示是用四个D触发器组成的四位右移寄存器，其中F3是最高位数码触发器，F0是最低位数码触发器，四个触发器共用同一个时钟脉冲CP信号，因此称为同步时序电路。F0的D0端采用串行输入方式，每当CP脉冲沿到来时，输入的数码就被移入到F0触发器，而每个触发器的状态在CP脉冲的作用下，也同时移入下一位触发器，最高位触发器的状态从串行输出端移出寄存器。如果将一组四位数码逐位移到寄存器中，经过四个CP脉冲后，将在F3F2F1F0四个输出端(Q3Q2Q1Q0)并行输出四位数码，即将串行数据输入转换成并行数据输出。7图19.2四位右移寄存器8【例19.1】有一组串行数据1011，依次送入四位右移寄存器，试画出四位右移寄存器的电路、状态表和工作波形图。解根据题意画出如图19.3所示的电路图和波形图，状态表如表19.1所示(输入数据为1011)。同理，用D触发器也可以组成左移寄存器，这里不再叙述。910图19.3例19.1图(a)四位右移寄存器电路图；(b)波形图112.双向移位寄存器由单向移位寄存器的工作原理可知，双向移位寄存器是在单向移位寄存器的基础上增加左移或右移功能来实现的，另外加上一些控制电路和控制信号即可构成双向移位寄存器。图19.4所示为集成四位双向移位寄存器74LS194的引脚图，其功能表如表19.2所示。12图19.4四位双向移位寄存器74LS194引脚图131419.2同步计数器19.2.1同步二进制计数器1.同步二进制加法计数器根据二进制加法运算的规则，在一个多位二进制数的末位加1时，若其中的第i位以下的各位皆为1，则第i位应改变状态(由0变1或由1变0)；而最低位在每次加1时其状态都要改变。利用这一特点，可使用JK触发器组成一个四位同步二进制加法计数器，如图19.5所示。从图中可看出，各触发器受同一CP脉冲控制，其触发器的翻转与CP脉冲的下降沿同步。15图19.5四位同步二进制加法计数器逻辑图16对图19.5的时序电路分析如下。输出方程:C=Q3Q2Q1Q0驱动方程:J0=K0=1J1=K1=Qn0J2=K2=Qn1Qn0J3=K3=Qn2Qn1Qn0将驱动方程代入触发器的特性方程，得到17nnnnnnnnnnnnnnnnnnnnnnnnnnnnnKKK012301233333130120122222121011111100010QQQQQQQQQQJQQQQQQQQQJQQQQQJQQQKQJQ根据状态方程可作出电路的状态转换表，如表19.3所示。1819根据状态转换表，可画出状态转换图和各触发器输出端的波形图，如图19.6和图19.7所示。图19.6四位同步二进制加法计数器状态转换图20图19.7四位同步二进制加法计数器波形图212.同步二进制减法计数器根据二进制减法计数器的运算规则可知，从多位二进制数减1时，要求每输入一个计数脉冲，最低位触发器要翻转一次，而其它触发器只能在其低位触发器均为0时，在计数脉冲CP的作用下才翻转。用JK触发器构成的四位同步二进制减法计数器逻辑图如图19.8所示。根据图19.8所示的逻辑电路可写出驱动方程:nnnnnnnnnn012301233102201100QQQQCQQQKJQQKJQKJ1KJ输出方程:22图19.8四位同步二进制减法计数器逻辑图23将驱动方程代入JK触发器的特性方程式中，得到电路的状态方程：nnnnnnnnnnnnnnnnnnnnnnnnnnnnnnn0123012333331301201222221201011111110001010QQQQQQQQQKQJQQQQQQQQKQJQQQQQQKQJQQQKQJQ根据状态方程，可作出状态转换表如表19.4所示，其中C为进位。2425根据状态转换表，可画出状态转换图(见图19.9)和各触发器输出端的波形图(见图19.10)。图19.9四位同步二进制减法计数器状态转换图26图19.10四位同步二进制减法计数器各触发器输出端的波形2719.2.2同步十进制计数器一般把二—十进制编码的计数器称为十进制计数器，它用四位二进制代码表示一位十进制数。十进制计数器是在四位同步二进制计数器的基础上改进而成的：四位二进制计数器的状态从0000状态开始到1001状态，第10个计数脉冲到来时，电路的状态从1001返回到0000状态，其余6个状态(1010，1011，1100，1101，1110，1111)可通过电路设置被跳过，同时计数器输出一个进位信号(C=1)。281.同步十进制加法计数器图19.11所示为由四个JK触发器和门电路构成的同步十进制加法计数器。根据图19.11所示的逻辑关系，可写出电路的驱动方程：nnnnnnnnnnn0303012330122031100QQCQQQQQKJQQKJQQKJ1KJ输出方程：29图19.11同步十进制加法计数器逻辑图30将上面的式子代入JK触发器的特性方程可得到：nnnnnnnnnnnnnnnnnnnnnnnnnnnnn330012303012130120121210312311010Q)QQQQ(QQ)QQQQ(QQQQQQQQQQQQQQQQQQ由上面的的状态转换方程可列出状态转换表见表19.5。3132状态转换图如图19.12所示。图19.12同步十进制加法计数器状态转换图33根据图19.12可画出各触发器输出端的波形图，如图19.13所示。图19.13同步十进制加法计数器各触发器输出端波形图342.同步十进制减法计数器图19.14所示为同步十进制减法计数器的逻辑图，它基本上是从同步二进制减法计数器电路演变而来，其工作原理请读者自行分析。图19.14同步十进制减法计数器逻辑图3519.3异步计数器19.3.1异步二进制计数器1.异步二进制加法计数器图19.15所示是由JK触发器组成的四位异步二进制加法计数器的逻辑图。图19.15四位异步二进制加法计数器逻辑图36根据图19.15所示的逻辑图，可分别写出时钟方程、驱动方程和状态方程。时钟方程：CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn2驱动方程：J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1状态方程：nnnnnnnnnnnnnnnn3333313222221211111110000010QQKQJQQQKQJQQQKQJQQQKQJQ37状态转换图如图19.16所示。由状态转换图可画出各触发器输出端的状态转换波形图，如图19.17所示。图19.16四位异步二进制加法计数器状态转换图38图19.17四位异步二进制加法计数器状态转换波形图392.异步二进制减法计数器图19.18所示为由JK触发器组成的四位异步二进制减法计数器的逻辑图。图19.18四位异步二进制减法计数器逻辑图40根据图19.18所示的逻辑图，可分别写出时钟方程、驱动方程和状态方程。时钟方程：CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn2驱动方程：J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1nnnnnnnnnnnnnnnn3333313222221211111110000010QQKQJQQQKQJQQQKQJQQQKQJQ41状态转换如图19.19所示。由状态转换图可画出各触发器的输入端和输出端波形图，如图19.20所示。图19.19四位异步二进制减法计数器状态转换图42图19.20四位异步二进制减法计数器输入输出波形图4319.3.2异步十进制加法计数器图19.21所示是一个异步十进制加法计数器的逻辑电路，它是在四位二进制加法计数器的基础上经修改而得到，能保存0000～1001共10个状态，而跳过1010～1111共6个状态，从而实现十进制计数。图19.21异步十进制加法计数器逻辑电路44由图19.21所示的逻辑图，可分别写出时钟方程、驱动方程和输出方程。时钟方程：CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn0=CP1驱动方程：J0=K0=1J1=Qn3，K1=1J2=K2=1J3=Qn2Qn1，K3=1输出方程：C=Qn3Qn045状态方程:nnnnnnnnnnnnn1231321203110000010QQQQQQQQQQQKQJQ状态转换图如图19.22所示。由图19.22可画出各触发器输入端和输出端波形图，如图19.23所示。46图19.23异步十进制加法计数器各触发器输入输出波形图4719.4任意进制计数器的构成方法19.4.1中规模集成电路计数器1.四位同步二进制加法计数器图19.24所示为集成四位同步二进制加法计数器74LS161的芯片引脚图。它具有二进制加法器功能，还具有异步置0端(RD)、预置数控制端(LD)和保持功能。图中的D0、D1、D2和D3为并行数据输入端，Q3、Q2、Q1和Q0为输出端，CO为进位输出端，CTP和CTT为计数控制端。48图19.2474LS161芯片引脚图49各端子的功能如下：RD为异步置0端，当RD=0时，无论有无脉冲CP和其他信号，计数器输出端为0，即Q3Q2Q1Q0=0000。LD为同步并行预置数控制端，当LD=0，RD=1时，在输入时钟脉冲CP的作用下，并行数据输入到计数器中，Q3Q2Q1Q0=D0D1D2D3。当LD=1，RD=1，CTP=CTT=1时，在时钟脉冲的作用下计数器进行二进制加法计数。CTP和CTT为计数控制端，当CTP=0，CTT=×时，计数器处于保持状态；当CTP=×，CTT=0时，计数器处于保持状态，同时使进位输出CO=0。74LS161的功能如表19.6所示(“↑”表示上升沿)。50512.同步二进制可逆计数器图19.25所示为四位同步二进制可逆计数器74LS191的芯片引脚图，其逻辑功能表如表19.7所示(“↑”表示上升沿)。功能表说明如下:M为加、减计数控制端，M=0为加法计数，M=1为减法计数；S为工作控制端，S=0时，74LS191可以工作，反之不能；LD为预置数据控制端，当LD=0时，将输入数据由D0～D3端并行输入到计数器