第11章__直接数字频率合成器的

第11章直接数字频率合成器的设计与分析第11章直接数字频率合成器的设计与分析11.1系统设计要求11.2系统设计方案11.3主要VHDL源程序11.4系统仿真/硬件验证11.5设计技巧分析11.6系统扩展思路第11章直接数字频率合成器的设计与分析11.1系统设计要求1971年，美国学者J.Tierncy、C.M.Reader和B.Gold提出了以全数字技术从相位概念出发直接合成所需波形的一种新的频率合成原理。随着技术和水平的提高，一种新的频率合成技术——直接数字频率合成(DDS，DirectDigtalSynthesis)技术得到了飞速发展。第11章直接数字频率合成器的设计与分析DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术，目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过高速DAC输出已经用数字形式存入的正弦波。第11章直接数字频率合成器的设计与分析DDS技术具有频率切换时间短(＜20ns)，频率分辨率高(0.01Hz)，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线通信系统。第11章直接数字频率合成器的设计与分析11.2系统设计方案11.2.1DDS的工作原理图11.1是DDS的基本原理图，频率控制字M和相位控制字分别控制DDS输出正(余)弦波的频率和相位。DDS系统的核心是相位累加器，它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲，相位寄存器以步长M增加。第11章直接数字频率合成器的设计与分析图11.1DDS基本原理图累加器相位寄存器加法器正(余)弦查找表DACLPF相位控制字时钟源MN位fcfout输出频率频率控制字第11章直接数字频率合成器的设计与分析11.2.2DDS的FPGA实现设计根据图11.1，并假定相位控制字为0，这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2，其内部组成框图如图11.2所示。图中，输入信号有时钟输入CLK，使能端EN，复位端RESET，频率控制字K，输出信号为Q。第11章直接数字频率合成器的设计与分析图11.2DDS内部组成框图第11章直接数字频率合成器的设计与分析首先利用MATLAB或C语言编程对正弦函数进行采样；然后对采样数据进行二进制转换，其结果作为查找表地址的数值。用MATLAB语言编写的正弦函数数据采集程序如下：第11章直接数字频率合成器的设计与分析CLEARTIC；T=2*PI/1024；t=[0:T:2*pi];y=255*sin(t);round(y)；用C语言编写的正弦函数数据采样程序如下：#includestdio.h#includemath.hMain(){intI;Floats;第11章直接数字频率合成器的设计与分析For(i=0;i1024;i++){s=sin(actan(1)*8*i/1024);Printf(%d，%d;\n，(int)((s+1)*1023/2));}}两个程序运行之后所得结果是一致的。第11章直接数字频率合成器的设计与分析11.3主要VHDL源程序11.3.1相位累加器SUM99的VHDL源程序--SUM99.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSUM99ISPORT(K:INSTD_LOGIC_VECTOR(9DOWNTO0);第11章直接数字频率合成器的设计与分析CLK:INSTD_LOGIC;EN:INSTD_LOGIC;RESET:INSTD_LOGIC;OUT1:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDENTITYSUM99;ARCHITECTUREARTOFSUM99ISSIGNALTEMP:STD_LOGIC_VECTOR(9DOWNTO0);BEGINPROCESS(CLK,EN,RESET)ISBEGIN第11章直接数字频率合成器的设计与分析IFRESET='1'THENTEMP=0000000000;ELSEIFCLK'EVENTANDCLK='1'THENIFEN='1'THENTEMP=TEMP+K;ENDIF;ENDIF;ENDIF;OUT1=TEMP;ENDPROCESS;ENDARCHITECTUREART;第11章直接数字频率合成器的设计与分析11.3.2相位寄存器REG1的VHDL源程序--REG1.VHD(REG2.VHD与REG1.VHD相似)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG1ISPORT(D:INSTD_LOGIC_VECTOR(9DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDENTITYREG1;第11章直接数字频率合成器的设计与分析ARCHITECTUREARTOFREG1ISBEGINPROCESS(CLK)ISBEGINIF(CLK'EVENTANDCLK='1')THENQ=D;ENDIF;ENDPROCESS;ENDARCHITECTUREART;第11章直接数字频率合成器的设计与分析11.3.3正弦查找表ROM的VHDL源程序--ROM.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYROMISPORT(ADDR:INSTD_LOGIC_VECTOR(9DOWNTO0);CLK:INSTD_LOGIC;OUTP:OUTSIGNED(8DOWNTO0));第11章直接数字频率合成器的设计与分析ENDENTITYROM;ARCHITECTUREARTOFROMISBEGINPROCESS(CLK)ISBEGINIF(CLK'EVENTANDCLK='1')THENCASEADDRISWHEN0000000000=OUTP=000000000;WHEN0000000001=OUTP=000000010;WHEN0000000010=OUTP=000000011;WHEN0000000011=OUTP=000000101;第11章直接数字频率合成器的设计与分析WHEN0000000100=OUTP=000000110;WHEN0000000101=OUTP=000001000;WHEN0000000110=OUTP=000001001;WHEN0000000111=OUTP=000001011;WHEN0000001000=OUTP=000001101;WHEN0000001001=OUTP=000001110;WHEN0000001010=OUTP=000010000;WHEN1111101001=OUTP=111011100;WHEN1111101010=OUTP=111011110;第11章直接数字频率合成器的设计与分析WHEN1111101011=OUTP=111011111;WHEN1111101100=OUTP=111100001;WHEN1111101101=OUTP=111100010;WHEN1111101110=OUTP=111100100;WHEN1111101111=OUTP=111100101;WHEN1111110000=OUTP=111100111;WHEN1111110001=OUTP=111101001;WHEN1111110010=OUTP=111101010;WHEN1111110011=OUTP=111101100;WHEN1111110100=OUTP=111101101;WHEN1111110101=OUTP=111101111;WHEN1111110110=OUTP=111110000;第11章直接数字频率合成器的设计与分析WHEN1111110111=OUTP=111110010;WHEN1111111000=OUTP=111110011;WHEN1111111001=OUTP=111110101;WHEN1111111010=OUTP=111110111;WHEN1111111011=OUTP=111111010;WHEN1111111100=OUTP=111111011;WHEN1111111101=OUTP=111111101;WHEN1111111110=OUTP=111111110;WHEN1111111111=OUTP=000000000;第11章直接数字频率合成器的设计与分析WHENOTHERS=OUTP=000000000;ENDCASE;ENDIF;ENDPROCESS;ENDARCHITECTUREART;第11章直接数字频率合成器的设计与分析11.3.4系统的整体组装DDS的VHDL源程序--DDS.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDDSISPORT(K:INSTD_LOGIC_VECTOR(9DOWNTO0);EN:INSTD_LOGIC;RESET:INSTD_LOGIC;CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(8DOWNTO0));第11章直接数字频率合成器的设计与分析ENDENTITYDDS;ARCHITECTUREARTOFDDSISCOMPONENTSUM99ISPORT(K:INSTD_LOGIC_VECTOR(9DOWNTO0);EN:INSTD_LOGIC;RESET:INSTD_LOGIC;CLK:INSTD_LOGIC;OUT1:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCOMPONENTSUM99;COMPONENTREG1IS第11章直接数字频率合成器的设计与分析PORT(D:INSTD_LOGIC_VECTOR(9DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCOMPONENTREG1;COMPONENTROMISPORT(CLK:INSTD_LOGIC;ADDR:INSTD_LOGIC_VECTOR(9DOWNTO0);OUTP:OUTSTD_LOGIC_VECTOR(8DOWNTO0));ENDCOMPONENTROM;第11章直接数字频率合成器的设计与分析COMPONENTREG2ISPORT(D:INSTD_LOGIC_VECTOR(8DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(8DOWNTO0));ENDCOMPONENTREG2;SIGNALS1:STD_LOGIC_VECTOR(9DOWNTO0);SIGNALS2:STD_LOGIC_VECTOR(9DOWNTO0);SIGNALS3:STD_LOGIC_VECTOR(8DOWNTO0);BEGIN第11章直接数字频率合成器的设计与分析U0:SUM99PORTMAP(K=K,EN=EN,RESET=RESET,CLK=CLK,OUT1=S1);U1:REG1PORTMAP(D=S1,CLK=CLK,Q=S2);U2:ROMPORTMAP(AD