3-数字IC设计流程

[e-mail]数字IC设计流程[e-mail]数字IC设计流程制定芯片的具体指标用系统建模语言对各个模块描述RTL设计、RTL仿真、硬件原型验证、电路综合版图设计、物理验证、后仿真等[e-mail]具体指标•制作工艺•裸片面积•封装•速度•功耗•功能描述•接口定义[e-mail]算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibrary综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构LAYOUTgds2基于standcell的ASIC设计流程布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图对功能，时序，制造参数进行检查[e-mail]rketingrequestArchitecturespecsArchitectureengineerProjectfunctionspecToparchitectdesignspecDesignspecexampleRTLcodingRTLdesignengineer/designengineer使用verilog编程实现Arch/algorithmemulationalgorithmengineerC/C++/[e-mail]LevelRTLcodingIPLevelRTLsimulationIPlevelverificationIPLevelVerificationengineerMakefile仿真验证工具:Synopsys:VCSMentor:ModelSimCadence:Verilog-XLCadence:NC-VerilogUnit/chipLevelRTLsimulationUnit/chiplevelverificationfullchipVerificationengineerC/C++/systemc/systemVerilog/UVMIntegrateengineerFull_chiptestplanverificationspec/[e-mail]gicsynthesis逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standardcell）的面积，时序参数是不一样的。gatelevellevelverificationgatelevelVerificationengineerASICdesignengineer逻辑综合工具:Synopsys:DesignCompiler（DC）Cadence:RC，Synplicity:[e-mail]形式验证从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查（EquivalenceCheck）方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能ASICfront-endDesignengineer形式验证工具:Synopsys:[e-mail]A静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例（violation）。ASICfront-endDesignengineerSTA工具:Synopsys:PrimeTime(PT)TclScriptSTAtiming满足，得到最终[e-mail]A静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例（violation）。ASICfront-endDesignengineer形式验证工具:Synopsys:PrimeTime(PT)TclScriptSTAtiming满足，得到最终netlistDFT(designfortest)DFTengineer插入可测试链[e-mail]版图生成，自动布局布线（PR）PhysicalDesignengineerPR工具：Synopsys：Astro，ICCompiler(ICC)时钟树插入FormalverificationDRC/LVSPost_layoutSTA生成最终GDSIITap-out流片DRC/LVS物理工具：Mentor:calibreSynopsys：HerculesCadence：Diva/[e-mail]前端设计(RTLtoNetlist)RTL（RegisterTransferLevel）设计利用硬件描述语言，如verilog，对电路以寄存器之间的传输为基础进行描述综合：将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，可以用一张表来表示，称为门级网表（Netlist）。STA（StaticTimingAnalysis，静态时序分析）：套用特定的时序模型（TimingModel），针对特定电路分析其是否违反设计者给定的时序限制（TimingConstraint）RTLCode风格代码检查功能仿真逻辑综合成功？综合后仿真成功？STA成功？代码修改约束修改NNNNetlist后端整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。。。[e-mail]后端设计（NetlisttoLayout）APR:AutoPlaceandRoute,自动布局布线ExtractRC:提取延时信息DRC：DesignRuleCheck，设计规则检查。LVS：LayoutVersusSchematic，版图电路图一致性检查。ARPExtratRCSTA成功？DRC成功？LVS成功？NN后仿真[e-mail]4选1选择器[e-mail]!联系我们[e-mail]