数字电路与逻辑设计--第六章(B)

电路中心张咏梅电子工程学院6.4中规模移位寄存器6.4.1．中规模移位寄存器的功能1、移位方式的选择移位寄存器的移位方式有两种：左移方式和右移方式。中规模移位寄存器可以单方向移位，也可以通过移位控制端控制实现双方向移位。2、并行预置不是所有移位寄存器都具有并行预置功能。只有具有并行预置功能的移位寄存器，才有并入串出，并入并出的工作方式。电路中心张咏梅电子工程学院6.4.1中规模移位寄存器的功能3、串行输入方式的选择4、置零功能串行输入有D触发器的方式输入，也有JK触发器的方式输入。有的移位寄存器的串行输入端有两个，两个输入作用到一个内部的与门，与门的输出才是移位寄存器的串行输入。多数移位寄存器都具有置零（复位）功能，移位寄存器的置零功能一般都是异步置零，也有个别的移位寄存器是同步置零。电路中心张咏梅电子工程学院AQBQCQDQABCD234591015141312______CLR11174LS19467CLKSRSL0S1S6.4.2中规模移位寄存器介绍异步清零工作方式选择右移串入并行预置输入左移串入并行输出1、通用移位寄存器74LS194时钟输入电路中心张咏梅电子工程学院_______CLR0S1SCLKSLSRAQBQCQDQ01101000001100φφφφφφφφφφφφφφ111ABCDSRAQBQCQBQCQDQSLAQBQCQDQ通用移位寄存器74LS194异步清零，低电平有效。S0S1=11，同步预置。S0S1=01，右移。S0S1=10，左移。S0S1=00，保持。74LS194由D触发器构成。电路中心张咏梅电子工程学院AQBQCQDQABCD23451915141312______CLR1074LS19567CLKJK_____LDSH____DQ112、JK输入的移位寄存器74LS195异步清零‘1’移位‘0’预置串行输入为J、K方式。并行预置输入并行输出互反串行输出时钟输入电路中心张咏梅电子工程学院_______CLR____LDSHCLK__KAQBQCQDQ011100001111φφφφφφ0ABCDAQAQBQCQJ0100111011AQBQCQAQBQCQAQBQCQ01____AQ2、JK输入的移位寄存器74LS195异步清零，低电平有效。同步预置，低电平有效。右移位，QA的状态根据J、K的不同取值按JK触发器的规律变化。74LS195由JK触发器构成。电路中心张咏梅电子工程学院3、具有与门输入的8位移位寄存器74LS164AQBQCQDQAB1293456______CLR874LS164CLKEQFQGQHQ10111213异步清零串行输入端两个移位输入A和B，加到一个内部的与门再输出到移位寄存器的输入。这可以在构成反馈移位寄存器时减少外部逻辑器件的使用。并行输出时钟输入电路中心张咏梅电子工程学院3、具有与门输入的8位移位寄存器74LS164_______CLRCLKBEQFQGQHQ0111000001φφφφ1A10AQBQCQDQ0100000EQFQGQAQBQCQDQEQFQGQAQBQCQDQEQFQGQAQBQCQDQ异步清零，低电平有效。右移位，QA的值根据A、B的不同取值按与门的规律变化。74LS164由D触发器构成。电路中心张咏梅电子工程学院4．具有预置功能的8位移位寄存器74LS166HQEFCD45101115613______CLR9774LS1661214GSERAB123_____LDSHCLKINHCLKH异步清零‘1’移位‘0’预置并行预置输入串行输入时钟禁止输入当CLKINH＝0时，允许时钟输入，而CLKINH＝1时，不允许时钟输入。串行输出电路中心张咏梅电子工程学院4．具有预置功能的8位移位寄存器74LS166异步清零，低电平有效。同步预置，低电平有效。右移位74LS166由D触发器构成。保持电路中心张咏梅电子工程学院6.5中规模移存器的应用6.5.1中规模移存器的扩展例6.5.1用74LS194构成8位双向移存器。2DCLK0D3D1D2Q0Q3Q1Q74LS1940S1SSRSLCLR2DCLK0D3D1D2Q0Q3Q1Q74LS1940S1SSRSLCLRD0D1D2D3D4D5D6D7Q0Q1Q2Q3Q4Q5Q6Q7右移串行输入SR左移串行输入SLS1S0CPDR电路中心张咏梅电子工程学院2DCLK0D3D1D2Q0Q3Q1Q74LS1940S1SSRSLCLR2DCLK0D3D1D2Q0Q3Q1Q74LS1940S1SSRSLCLR0S1SCP____DR右移串行输入左移串行输入并行数据输入并行数据输出例6.5.1双向移位寄存器S1S0=001SL保持S1S0=01右移S1S0=10左移S1S0=11预置↑0000000000DR清零1000000000100000010010110100101101↑电路中心张咏梅电子工程学院6.5.2中规模移存器构成串－并变换器完成数据的串行—并行转换的关键在于控制信号的产生。保证能够在所需的数据都移入移存器时实现并行输出。例如，数据的长度是8位，控制信号应该保证8位数据串行移入移位寄存器后，产生一个控制信号去选通并行输出的选通门或者锁存器，把8位数据一起并行输出。0011010110011000可见，关键在于输入8位串行码后，能获得一个转换完成的标志，并以此为依据输出选通信号，控制输出选通门或锁存器。电路中心张咏梅电子工程学院8位串行—并行转换器M=16计数器８位移位寄存器８位锁存器DIQCQNQOOCCLR0↑000000000000↑00000000d0d0０００００００100CPQAQBQCQDQEQFQGQHOC10765432d0d0d0d0d0d0d0d0d1d2d4d3d3d3d3d3d2d2d2d2d2d1d1d1d1d1d1d5d6d4d5d4d4d5d6d70000000000100100100000100000100000111d7d6d5d4d3d2d1d0↑高阻1d1d1d0００００００或门d7d6d5d4d3d2d1d00000电路中心张咏梅电子工程学院8位串行—并行转换器仿真波形11010111000101011101011100010101高阻000000001101011100000000高阻000000010000001100000110电路中心张咏梅电子工程学院8位串行—并行转换器M=16计数器８位移位寄存器８位寄存器DIQCQNQOOCCLR0↑000000000000↑000000000d0d0０００００００1001d7d6d5d4d3d2d1d0↑1高阻1d1d1d0００００００电路中心张咏梅电子工程学院8位串行—并行转换器仿真波形11010111000101011101011100010101高阻000000001101011100000000000000010000001100000110高阻电路中心张咏梅电子工程学院6.5.3中规模移存器构成并－串变换器数据的并－串变换是利用具有并行预置功能的移存器，先将数据并行置入移存器，然后在时钟的作用下逐位移出即可。并行－串行数据变换关键是通过逻辑电路控制并行数据的置入时机，当前一组数据全部移出时开始置入第二组数据。AQBQCQDQAB1514______ENP74LS169CLK131211&串行输出RCOCD_________LOAD__DU______ENT“1”CP并行输入1107234569HQEFCD45101115613______CLR9774LS1661214GSERAB123_____LDSHCLKINHCLKH“1”1110每８拍时钟完成一组数据的转换。0001d0d1d2d3d4d5d6d7d7↑d60d0d1d2d3d4d5d6↑d7→d6→d5→d4→d3→d2→d1→d0电路中心张咏梅电子工程学院8位并行—串行转换器仿真波形10011011100111011001101110011101100110101001101010011010没有被转换电路中心张咏梅电子工程学院基于ST-BUS的并行一串行转换电路并行输入HQEFCD45101115613______CLR9774LS1661214GSERAB123_____LDSHCLKINHCLKH“1”DRDSDQQCPDRDSDQQCPEN1“1”“1”“1”MHzCP048.20F10D1D2D3D4D5D6D7D27474LS17474LS0474LS12674LS1FAFBF串行数据输出F2FP0P00EN预置且开始输出输出结束SH/LD移位1↑10D0D1D2D3D4D5D6D7高阻↓100↑017D↓010100111电路中心张咏梅电子工程学院6.5.4中规模移存器构成计数器利用移位寄存器的控制端，选择合适的并行输入数据值和适当的反馈网络，可以实现任意模值M的同步计数器。LDSH/CCPCLR1LDSHCLKADBCQAQDQBQ74LS195DQJK&DQJDQKADADAQQQQQDAQQCBAQQQLDSH/11100000000000010010101001010100100100110110110110110111M=12QDQCQBQA电路中心张咏梅电子工程学院输出6.5.5中规模移存器构成分频器应用移位寄存器和译码器可以构成可控计数分频器。CLDSHADBCQAQDQBQ74LS195DQJKCLDSHADBCQAQDQBQ74LS195DQJKIIIIIDRCP输出CLKCLK74LS138IACB2A1A0ACLRCLR7Y6Y5Y4Y3Y2Y1Y0Y11010111111当选择不同的CBA输入值时，可以改变分频比（2－8分频）。11111101234567CP电路中心张咏梅电子工程学院可控计数分频器的仿真波形CBA=0时，fo=0。CBA=1时，fo=(1/2)fCP。CBA=2时，fo=(1/3)fCP。CBA=3时，fo=(1/4)fCP。CBA=4时，fo=(1/5)fCP。CBA=5时，fo=(1/6)fCP。CBA=6时，fo=(1/7)fCP。CBA=7时，fo=(1/8)fCP。电路中心张咏梅电子工程学院6.5.6中规模移存器构成序列信号发生器序列长度M触发器个数KK够大否状态转移表反推反馈函数D0用中规模移位寄存器可以构成移存型序列信号发生器。例6.5.2用中规模移存器和数据选择器设计一个序列信号发生器，输出序列为0110011110001001。解：M=16，K先取4。0110，1100，1001，0011，0111，1111，1110，1100，1000，0001，0010，0100，1001，0010，0101，1011。K=4不够，故取K=5。注意：中规模移位寄存器没有输出端，因此反馈函数D0的表达式中不能有反变量，可以用数据选择器来实现D0。Q电路中心张咏梅电子工程学院例6.5.201100，11001，10011，00111，01111，11110，11100，11000，10001，00010，00100，01001，10010，00101，01011，10110。QEQDQCQBQAD0011001111000100111001111000100101001111000100101001111000100101101111000100101101111000100101100000001QEQDQCQBQA001011010110111101100011110110001101001100选择QEQDQC为地址。D0=0D1=1D2=0D4=QBD5=0D6=1D7=0BQD3K=5够大。空格为没有用到的状态，处理为任意项。电路中心张咏梅电子工程学院例6.5.2000001QEQDQCQBQA00101101011011110110001111011000110100110001100110011001100111011111