计数译码数字钟

阶段6、计数译码显示电路实验目的实验电路与工作原理实验内容和要求注意事项掌握40161的逻辑功能及使用方法掌握译码显示电路的构成及使用方40161的逻辑功能及使用方法译码显示电路的构成4位二进制同步加计数器14131211123410916567158VDDCOQ0Q1Q2Q3CTTLDCRCPD0D1D2D3CTPVSS表5.18.4CD40161功能表CD40161的逻辑功能清零使能数据输入置数进位置数ET=CTT&ETPCO=Q3Q2Q1Q0CRETLDCP操作状态0xxx清除10x预置110保持111计数CRLDD0D1D2D3CPCTPCTTQ0Q1Q2Q3CO1238912131415012异步清零同步清零同步预置计数保持输出数据输入CD40161的时序波形图构成任意进制计数器的方法&1112131426543CP71091CTPCTTLDCRQ3Q2Q1Q0D3D2D1D0CC40161＋VDD1010&1112131426543CP71019CTPCTTCRLDQ3Q2Q1Q0D3D2D1D0CC40161＋VDD1001利用同步预置清零利用异步清零优点：清零可靠输出没有毛刺构成多位计数器的级联方法&1112131465432CP7109CTPCTTQ3Q2Q1Q0D3D2D1D0CC401611001CR1LD＋VDD&1112131465432CP7109CTPCTTQ3Q2Q1Q0D3D2D1D0CC401610101CR1LD＋VDD进位信号CP串行进位（异步）优点：简单；缺点：速度较慢六十进制计数器构成多位计数器的级联方法&1112131465432CP7109CTPCTTQ3Q2Q1Q0D3D2D1D0CC40161(1)1001CR1LD＋VDD&1112131465432CP7109CTPCTTQ3Q2Q1Q0D3D2D1D0CC40161(2)0101CR1LD＋VDD进位信号&CP＋VDD&六十进制计数器并行进位（同步）优点：速度较快；缺点：较复杂CD4511七段显示译码器TopViewDisplay灯测试灭灯锁存与74LS48管脚基本兼容A3A0A1A2真值表灯测试灭灯译码输出保持锁存共阴七段显示器abedcgpfpcbefagdabcdefgp译码显示电路451135A3A2A1A062174+5V1312111091514abcdefgabcdefg510p公共限流电阻简易数字钟的设计一、数字钟的功能要求①准确计时，以数字形式显示时、分的时间：②小时的计时要求为“12翻1’’，分钟的计时为60进位；③校正时间。二、数字钟电路系统的组成框图1、时、分计数器的设计分计数器是模为60的计数器，其计数规律为00-01…-58-59-00…，选CD40161作六、十进制计数器，再将它们级联组成模数为60的计数器。&1112131465432CP7109CTPCTTQ3Q2Q1Q0D3D2D1D0CC40161(1)1001CR1LD＋VDD&1112131465432CP7109CTPCTTQ3Q2Q1Q0D3D2D1D0CC40161(2)0101CR1LD＋VDD进位信号&CP＋VDD&并行进位（同步）时计数器有12和24进制两种方式，可任选一个。1、当数字钟运行到12时59分59秒时，分的个位计数器再输入一个时钟脉冲时，数字钟应自动显示为01时00分00秒。2、当数字钟运行到23时59分59秒时，分的个位计数器再输入一个时钟脉冲时，数字钟应自动显示为00时00分00秒2、时计数器对校时电路的要求是，在小时校正时不影响分的正常计数；在分校正时不影响小时的正常计数。3、校时电路的设计校时是数字钟应具备的基本功能。注意事项1．电源（VDD=＋5V、VSS=地）核对无误，再接入！2．输出端切忌短路、线与！3．多余输入端——不能悬空4．电路图一定要标上芯片引脚号!5．芯片管脚图1413121112341098567CC4011四2输入与非门VDD4B4A4Y3Y3B3A1A1B1Y2Y2A2BVSSCD40161MC14161MC14011CD4011MC14511CD4511见389页14131211123410916567158CC40161VDDCOQ0Q1Q2Q3CTTLDCRCPD0D1D2D3CTPVSSCC401634位二进制同步计数器14131211123410916567158CC45114-7段锁存译码器/驱动器VDDYfYgYaYbYcYdYeA1A2LTBILEA3A0VSSabedcgpfpcbefagd共阴数码显示器芯片管脚图