《物联网理论与技术》第9章：半导体存储器及其应用

第9章半导体存储器及其应用9.1存储器概述9.1.1存储器分类1.按存储介质分类半导体存储器磁存储器光存储器2.按存取功能分类只读存储器（ROM）随机存取存储器（RAM）3.按制造工艺分类双极型存储器MOS型存储器4．根据数据的输入/输出方式分类串行存储器并行存储器9.1.2半导体存储器的性能指标1．存储容量2．存取速度9.2.1RAM的分类及其结构1．RAM分类()(SRAMRAMSRAMSRAMFPMDRAMRAMEDODRAMRAMDRAMBEDODRAMEDOSDRAM异步；即异步逻辑控制型静态（）同步；即同步逻辑控制型（快速页面模式）（扩充数据输出）动态（突发同步）9.2随机存取存储器图9-1RAM的电路结构框图9.2.1RAM的分类及其结构2．RAM的基本结构读写控制电路行地址译码器列地址译码器存储矩阵行地址输入数据I/OA0┇AiAi+1┄An-1列地址输入片选读/写控制CSWE9.2.2SRAM的结构1．SRAM的基本存储单元READDQCLK三态门DATAin/out图9-2静态RAM基本存储单元SELECT9.2.2SRAM的结构2．用D触发器构成SRAM结构DCEQDCEQDCEQDCEQDCEQDCEQDCEQDCEQ2|4译码器A1A0WED1D0Q1Q0图9-34×2静态RAM结构9.2.2SRAM的结构3．SRAM存储矩阵结构数据输入/输出缓冲器和控制数据D0数据D1数据D2数据D3行选择线0行选择线1行选择线n行选择线3┇┇┇┇┇行选择线2基本存储单元图9-4基本SRAM阵列4．SRAM常用器件图9-56264芯片引脚图图9-66264的内部结构框图9.2.2SRAM的结构4．SRAM常用器件表9-16264的工作方式CSOEWE未选××1写010读100工作方式9.2.3DRAM存储数据原理刷新放大器行选择信号列选择信号基本存储单元数据输入/输出线CT图9-7单管动态RAM基本存储单元电路9.2.4SRAM的扩展方法1．位扩展A0A1………A12A0A1………A12I/O0I/O7I/O0I/O7D0D7D8D158k×88k×8/RW/RWCSCS/RWCSA0A1…A12图9-8RAM的位扩展法9.2.4SRAM的扩展方法2.字扩展图9-9RAM的字扩展A0A1………A12A0A1………A12I/O0I/O7I/O0I/O7D0………D78K×88K×8D0…D7/RW/RWCSCS/RWA0A1…A12A139.3只读存储器9.3.1ROM分类与结构1．ROM分类)()()()()(PROMROMEPROMPROMROMUVEPROMROMEEPROMEEPROMEPROMEEPROMOTPROMROMFLASHROM掩膜ROM（可编程可擦除紫外线擦除EP并行电可擦除串行一次性可编程闪存）9.3.1ROM分类与结构2．ROM的结构图9-10ROM的电路结构框图地址译码器存储矩阵输出控制电路┋地址输入数据输出控制信号9.3.2掩膜ROM图9-114×4位的MOS型ROM存储矩阵9.3.3可编程ROM结构原理1．可编程ROM（ProgrammableROM，简称PROM）VCC字线位线(a)(b)图9-12击穿型和熔丝型存储单元电路字线位线图9-14EPROM2764的外观图图9-13EPROM的内部结构9.3.3可编程ROM结构原理2．可擦除可编程ROM地址译码器A0A1+5V场效应晶体管O0O1O2O3OE图9-15EPROM2764的外部引脚图9.3.3可编程ROM结构原理2．可擦除可编程ROM(a)引脚信号分布图（b）引脚信号框图表9-2EPROM的操作模式9.3.3可编程ROM结构原理2．可擦除可编程ROM说明：×=VIH或VIL，VID=12V±0.5%代码输出VCCVIDVIHVILVIL读电子标签高阻VCC×××VIH待机高阻VPP×××VIH编程禁止数据输出VPP×VIHVILVIL校验数据输入VPP×VIL脉冲VIHVIL编程高阻VCC×VIHVIHVIL禁止输出数据输出VCC×VIHVILVIL读数据Q0-Q7VPPA9操作模式EGP图9-16EEPROM2864的外部引脚图9.3.3可编程ROM结构原理3．电可擦型可编程ROM【例9-1】将2片8K×8的EPROM2764扩展成8K×16的存储器。图9-17两片2764扩展成8KB×16位UVEPROM【例9-2】对EPROM进行字扩展，将8片2764扩展成64K×8的程序存储器。图9-188片2764扩展成64KB×8位的UVEPROM解：9.3.4其它类型的存储器1.快闪存储器FlashMemory2.非易失性静态读写存储器NVSRAM3.串行存储器4.多端口存储器MPRAM9.4FPGA中的嵌入式存储器图9-19用EAB构成不同结构的RAM和ROM9.5存储器应用示例图9-20选择使用LPM_ROM模块9.5.1利用LPM_ROM设计查表式硬件乘法器图9-21对LPM_ROM模块设置必要的参数9.5.1利用LPM_ROM设计查表式硬件乘法器图9-22为LPM_ROM选择初始化配置文件rom_data.mif9.5.1利用LPM_ROM设计查表式硬件乘法器图9-23乘法器测试电路【例9-3】rom_data.mif文件：WIDTH=8;DEPTH=256;ADDRESS_RADIX=HEX;DATA_RADIX=HEX;CONTENTBEGIN00:00;01:00;02:00;03:00;04:00;05:00;06:00;07:00;08:00;09:00;10:00;11:01;12:02;13:03;14:04;15:05;16:06;17:07;18:08;19:09;20:00;21:02;22:04;23:06;24:08;25:10;26:12;27:14;28:16;29:18;30:00;31:03;32:06;33:09;34:12;35:15;36:18;37:21;38:24;39:27;40:00;41:04;42:08;43:12;44:16;45:20;46:24;47:28;48:32;49:36;50:00;51:05;52:10;53:15;54:20;55:25;56:30;57:35;58:40;59:45;60:00;61:06;62:12;63:18;64:24;65:30;66:36;67:42;68:48;69:54;70:00;71:07;72:14;73:21;74:28;75:35;76:42;77:49;78:56;79:63;80:00;81:08;82:16;83:24;84:32;85:40;86:48;87:56;88:64;89:72;90:00;91:09;92:18;93:27;94:36;95:45;96:54;97:63;98:72;99:81;END;图9-24ROM乘法器时序仿真波形9.5.1利用LPM_ROM设计查表式硬件乘法器图9-25逻辑数据采样电路顶层设计9.5.2简易逻辑分析仪设计1.基本电路结构图9-26LPMRAM参数设置2.调入LPM_RAM_DQ模块图9-27增加时钟使能控制2.调入LPM_RAM_DQ模块图9-28允许在系统存储器内容编辑器能对此RAM编辑2.调入LPM_RAM_DQ模块图9-29键入默认参数3.调入计数器模块LPM_COUNTER4.完成最后设计图9-30加入默认参数4.完成最后设计5.系统功能分析图9-31逻辑数据采样电路时序仿真波形6.系统时序仿真实验9-1．查表式硬件运算器设计（1）按照9.5.1节的流程，设计一个4X4bit查表式乘法器。包括创建工程、调用LPM_ROM模块MULT4、在原理图编辑窗中绘制电路图，全程编译，对设计进行时序仿真，根据仿真波形说明此电路的功能，引脚锁定编译，编程下载于FPGA中，进行硬件测试。完成实验报告。（2）在以上实验的基础上，增加一些电路（必要时可以复用模块MULT4），完成一个8X8bit查表式乘法器的设计。根据以上实验的要求，完成完整的实验流程。（3）利用查表完成算法的原理，对下式进行计算（也可自行确定需要计算的公式），并通过时序分析报告了解其“运算”速度。计算精度和数据区域根据所能设定的ROM的大小自行决定。按照以上实验的要求，完成完整的实验流程。22(,)8(2)2()2fxySINxyCOSx实验9-2．使用QuartusII完成存储器设计调用宏功能库megafunction功能完成图9-32所示三种存储器结构设计，对于lpm_ram_dq和lpm_rom建立存储器初始化文件，并允许使用存储器内容编辑器In-SystemMemoryContentEditor，编辑修改存储器中的内容。包括创建工程，在原理图编辑窗中绘制电路图，全程编译，对设计进行时序仿真引脚锁定编译，编程下载于FPGA中，进行硬件测试。完成实验报告。data[7..0]wrenaddress[4..0]clockq[7..0]lpm_ram_dq0inst28bitsx32wordsdata[7..0]wrreqrdreqclockq[7..0]fullemptyusedw[4..0]lpm_fifo0inst3address[4..0]clockq[7..0]lpm_rom1inst4图9-32LPM存储器模块9-3．利用LPM_ROM实现码型变换在实验9-2基础上，实现码型变换功能。实验电路如图9-33所示，以计数器的输出作为存储器的地址。利用lpm_rom实现码型变换，建立lpm_rom存储信息表初始化文件，完成下列码型转换。图9-33用LPM_ROM实现码型变换(1)当计数器的値在00000~01001时，实现四位8421BCD码转换为余3码；(2)当计数器的値在10000~11001时，实现四位8421BCD码转换为格雷码。(3)用存储器内容编辑器编辑LPM_ROM的内容，实现4位二进制码到格雷码的转换。(4)用存储器内容编辑器调入新的LPM_ROM配置文件，实现4位二进制码到格雷码的转换。包括创建工程、在原理图编辑窗中绘制图E7-2电路、全程编译、对设计进行时序仿真、根据仿真波形说明此电路的功能、引脚锁定编译、编程下载于FPGA中，进行硬件测试。完成实验报告。实验9-4．简易逻辑分析仪设计（1）按照9.5.2节的流程，设计一个8通道，深度为2048的简易逻辑分析仪。包括创建工程、调用LPM_RAM等模块、在原理图编辑窗中绘制电路图、全程编译、对设计进行时序仿真、根据仿真波形说明此电路的功能、引脚锁定编译、编程下载于FPGA中，进行硬件测试（实验系统可参考附录2）。完成实验报告。（2）为以上设计增加一些控制，使之更加完善。例如增加一些逻辑，控制图9-28的WREN、CLK_EN、CLR等，使此系统含有不同的采样触发模式和触发信号来源。如能手动方式或自动方式触发采样，即每接收到一个脉冲信号（可以来自键控或外部启动信号），即进行一次采样，或多次采样，或连续采样（一次采样深度必须是2048bit）；而触发脉冲的触发方式可以预先设定，如高电平触发、低电平触发、上升沿触发、下降沿触发等。最后按照以上实验的要求，完成完整的实验流程。