QuartusII 基本使用方法

QuartusII6.0的使用——以10进制计数器为例物理硬件基于康芯GW48—PK实验箱1目录1基于QuartusII的系统设计流程.................................................22计数器的VHDL设计..................................................................32.1编辑设计文件......................................................................32.2创建工程...............................................................................52.3编译前设置............................................................................92.4编译........................................................................................112.5仿真.......................................................................................132.6引脚锁定...............................................................................172.7编程下载...............................................................................18附：本讲义所用VHDL程序源代码....................................................212QuartusII基本使用方法Altera的QuartusII提供了完整的多平台设计环境，能满足各种特定设计的需要，是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为AteraDSP开发包进行系统模型设计提供了集成综合环境。QuartusII设计环境完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。QuartusII也具备仿真功能，此外，与MATLAB和DSPBuilder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。本章将以数个简单的例子详细介绍QuartusII的使用方法，包括设计输入、综合与适配、仿真测试、优化设计和编程下载等方法。1、基于QuartusII的系统设计流程QuartusII的一般设计流程如图1所示，QuartusII支持多种设计输入方法，如：原理图式图形设计输入、文本编辑、第三方工具等。图1QuartusII的设计流程32计数器的VHDL设计通过一个4位二进制计数器的设计实例，对QuartusII的重要功能和使用方法作一些说明，并详细介绍QuartusII的基本设计流程。2.1编辑设计文件首先建立工作库目录，以便设计工程项目的存储。任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹。此文件夹将被EDA软件默认为工作库（WorkLibrary）。一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。在建立了文件夹后就可以通过QuartusII的文本编辑器编辑设计文件，步骤如下：（1）新建一个文件夹。这里假设本项设计的文件夹取名为CNT，在F盘中，路径为F:\CNT。注意：文件夹名不能用中文，也最好不要用数字。（2）输入源程序。打开QuartusII，选择菜单“File”→“New”，在New窗口中的“DeviceDesignFiles”中选择编辑文件的语言类型，这里选择“VHDLFile”（如图2-1所示）。然后在VHDL文本编辑窗口中输入，如图2-2所示，4位二进制计数器的VHDL程序。图2-1选择编辑文件的语言类型4（3）文件存盘。选择菜单“File”→“SaveAs”，找到要保存的文件夹F:\CNT，文件名应与实体名一致，即counter.vhd。当出现图2-3中所示的“Doyouwanttocreateanewprojectwiththisfile?”对话框时，若单击“是”，则直接进入创建工程流程；若单击“否”，则可以以后再为该设计创建工程。如果保存文件时将“Createnewprojectbasedonthisfile”前的“√”，则不会出现该对话框。图2-2编辑输入设计文件图2-3保存设计文件52.2创建工程在此要利用NewProjectWizard工具选项创建此设计工程，即令cnt10.vhd为工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。详细步骤如下：（1）打开建立新工程管理窗。选择菜单“File”→“NewProjectWizard”，即弹出工程设置对话框（如图2-4所示）。单击此对话框最上一栏右侧的“…”按钮，找到文件夹D:＼CNT，选中文件cnt10.vhd（一般应设顶层设计文件为工程），在单击“打开”按钮，即可出现图2-4所示的设置情况。其中第一行的D:＼CNT表示工程所在的工作库文件夹；第二行的cnt10表示此项工程的工程名，此工程名可以取任何名字，一般直接用顶层文件的实体名作为工程名；第三行是顶层文件的实体名，这里即为cnt10。（2）将设计文件加入工程。单击图2-4中的Next按钮，在弹出的对话框中单击File栏的按钮，将与工程相关的所有VHDL文件加入此工程，即得到如图2-5所示的情况。将工程文件加入的方法有2种：第1种方法是单击…按钮，从文件夹CNT中选出相关的VHDL文件，如我们刚刚存放的cnt10.vhd；第2种方法是单击AddAll按钮，将设定的工程目录中的所有VHDL文件加入到工程文件栏中。图2-4利用NewProjectWizard创建工程cnt46（3）选择目标芯片。单击图2-5中的Next按钮，选择目标芯片。首先在Family栏选择Cyclone，在Availabledevices栏选择EP1C12Q240C8（器件较多时，也可以通过右侧的封装、引脚数、速度等条件来过滤选择）。图2-5将相关文件加入工程7（4）选择综合器和仿真器类型。单击图2-6中的Next按钮，这时弹出的窗口是选择仿真器和综合器类型，如果默认都不选择，表示用QuartusII中自带的仿真器和综合器。在此处我们什么也不选。图2-6选择目标芯片8（5）结束设置。单击图2-7中的Next按钮，即弹出“Summary”窗口，上面列出了此项工程相关设置情况。单击Finish按钮，即可设定好此工程。建立工程后，可以使用Settings对话框（Assignments菜单）的Add/Remove页在工程中添加和删除、设计其他文件。如果现有的Max+PLUSII的工程，还可以使用ConvertMax+PLUSIIProject命令（File菜单）将Max+PLUSII的分配与配置文件（acf）转换为QuartusII工程。图2-7选择仿真器和综合器92.3编译前设置在对工程进行编译处理前，必须做好必要的设置，步骤如下：（1）目标芯片选择。选择Assignments菜单中的Device项（也可以选择Assignments菜单中的Settings项，在弹出的对话框中选择Category项下的Device），然后选择目标芯片（方法同创建工程中的第3步），如图2-9所示。之后点击Device&PinOptions…按钮，如图2-10所示，会弹出Device&PinOptions窗口，如图2-11所示。图2-9选择器件图2-8设置完成时的信息页面窗口10（2）选择目标器件闲置引脚的状态。在Device&PinOptions窗口中，如图2-11所示，选择UnusedPin项，设置目标器件闲置引脚的状态为输入状态（呈高阻态）。图2-10Setting窗口112.4QuartusII编译器是由一系列处理模块构成的，这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置，以及时序分析。在这一过程中将设计项目适配进FPGA/CPLD目标器件中，同时产生多种用途的输出文件，如功能和时序仿真文件、器件编程的目标文件等。编译器首先从工程设计文件间的层次结构描述中提取信息，包括每个低层次文件中的错误信息，供设计者排除，然后将这些层次构建产生一个结构化的以网表文件表达的电路原理图文件，并把各层次中所有的文件结合成一个数据包，以便更有效地处理。在编译前，设计者可以通过各种不同的设置，指导编译器使用各种不同的综合和适配技术，以便提高设计项目的工作速度，优化器件的资源利用率。而且在编译过程中和编译完成后，可以从编译报告窗中获得所有相关的详细编译结果，以利于设计者及时调整设计方案。下面首先选择Processing菜单的StartCompilation项或QuartusII工具栏中的StartCompilation快捷键，如图2-12所示，启动全程编译。注意这里所谓的编译（Compilation），包括以上提到的QuartusII对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程配置文件）生成，以及基于目标器件的工程时序分析等。图2-11设置闲置引脚状态12如果工程中的文件有错误，在下方的Processing栏中会显示出来（如图2-13）。对于Processing栏中显示的语句格式错误，可双击此条文，即弹出对应的VHDL文件，在深色标记条处即为文件中的错误。修改后再次编译直至排除所有错误，直到出现图2-14所示界面，点击确定按钮即可。图2-13全程编译后出现报错信息图2-14全程编译成功图2-12启动全程编译13了解编译结果包括以下一些内容：（1）阅读编译报告。编译成功后可以见到如图2-14的界面。此界面左上角是工程管理窗；在此栏下是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析；最下栏是编译处理信息；右栏是编译报告，可以通过Processing菜单下的CompilationReport查看。（2）了解工程的时序报告。点击图2-14中间一栏的TimingAnalyses项左侧的“+”号，可以看到相关信息。（3）了解硬件资源应用情况。点击图2-14中间一栏的FlowSummary项，可以查看硬件耗用统计报告；点击图2-14中间一栏的Fitter项左侧的“+”号，选择FloorplanView，可以查看此工程在PLD器件中逻辑单元的分布情况和使用情况。（4）查看RTL电路。选择菜单Tools下NetlistViewers的RTLViewer，即可看到综合后的RTL电路图，如图2-15所示。2.5仿真仿真就是对设计项目进行全面彻底的测试，以确保设计项目的功能和时序特性，以及最后的硬件器件的功能与原设计相吻合。仿真可分为功能方针和时序仿真。功能仿真只测试设计项目的逻辑行为，而时序仿真则既测试逻辑行为，也测试实际器件在最差条件下设计项目真实运行情况。仿真操作前必须利用QuartusII波形编辑器建立一个矢量波形文件（VWF）作为仿真激励。VWF文件将仿真输入矢量和仿真输出描述成为一波形的图形来实现仿真，但也可以将仿真激励矢量用文本表达，即文本方式的矢量文件（.vec）。QuartusII允许对整个设计项目进行仿真测试，也可以对该设计中的任何子模块进行仿真测试。对工程的编译通过后，必须对其功能和时序性质进行仿真，以了解设计结果是否满足原设计要求。以VWF文件方式的仿真流程的详细步骤如下：（1）打开波形编辑器。