1-4 毕业设计(论文)外文资料翻译(学生用)

理工学院毕业设计(论文)外文资料翻译学院：理工学院专业：电子科学与技术姓名：梁和宇学号：08L0704207外文出处：RaderConference,2005IEEEinternationalDigitalObjectIdentifier:10.1109/RADAR.2005.1435939附件：1.外文资料翻译译文；2.外文原文。指导教师评语：签名：年月日(用外文写)附件1：外文资料翻译译文基于FPGA平台的数字可变通道接收机关键词：channelised接收机，快速傅里叶算法（FFT）,平行架构，现场可编程门阵列（FPGA），MonobitFFT,STFT摘要本文介绍了几种实现的数字可变通道接收器在现场可编程门阵列(FPGA)平台电子战(EW)的应用。所有的实现是基于快速傅里叶变换(FFT),但他们的目的是为不同的应用。我们已经详细研究和实施不同的平行架构为了使FFT算法,以发挥最大速度加工和生产能力,优化区域。另一方面,应用monobit的FFT算法的已经被应用为了获得实时的宽带数字接收机。最后,为了提高了检测的非平稳性信号,时频分析方法基于短的时间傅里叶变换(特性)也被实施。1.说明：算法蓬勃发展的电子信号(饱和,恶劣的环境中)在现代战场环境需要使用复杂的电子战接收机。理想的电子战接收机的特点包括宽带频率覆盖率、高灵敏度和动态范围、高概率的拦截、同步信号检测和频率分辨率一个经典的接收机满足根据他们的频率分隔信号这些要求就是channelised接收机。最近先进的模数转换(ADC)技术,在数字处理器的速度方面，能够设计出相对宽频带的channelised接收机(2、3)。使用的数字channelisation比模拟方法能够提高过滤器之间的失衡,这是在模拟接收机中存在的其中的一个根本的问题。然而,宽带数字channelised接收器,主要基于快速傅里叶变换变换关系的处理,对实时应用要求更细致的计算。按照摩尔定律的比率FPGA的速度和尺寸不断地增加，FPGA技术让更多的开发者实现非常复杂的算法，而传统上是用软件运行在较慢的通用处理器实现的。此外,用它们新获得的数字信号处理能力,FPGA现在扩大自己的传统功能原型的角色，加强处理器的数字信号处理能力从而有助于卖出计算机。在这个工作中,数字channelised接收器的一个关键元素是我们已经实施了不同的体系结构,即快速傅里叶变换(FFT)。我们的目的是双重的。首先,加快FFT算法的执行FPGA平台的使用。其次,落实其他基于FFT的算法,如monobitFFT[4]和较短的时间傅里叶变换(STFT)[5]。重要的工作过程已经在硬件FFT构架中实现。这里我们能突出介绍几个以FPGA为基础的硬件实现。近期著作中,描述了一个area-efficient[6]构架，它是基于使用CORDIC操作员进行循环,当我们做我们的工作时,它并不会把平行的任务作为执行的目标。文献[7]中最近的一种方法已提出,但没有与其它已经提出的架构进行比较。文献[8]中提出了一个基于并行架构中使用一个平行乘数和扩展的存储结构的FPGA(Virtex-II)。其他近期作品特别注意特殊结构的设计，如功率最小化[9]。关于monobit和STFT算法特性,在[10]ASIC实现monobit接收机模型中已被应用。然而,据我们所知,这是第一次这些FFT-based算法在FPGA平台被执行。我们在平行管道（parallel-pipeline）中选择两个关键架构来实施:一个是前馈和一个是反馈。这些架构可以应用于连续流输入的数据处理应用样品，因为它们允许高处理速度的同时，保持一个简单的和固定的控制。所提出的架构，将深入解释，要特别注意一下问题：表征对数的基数点。截断通过不同阶段的影响。面积和性能所提供的性能之间权衡不同的参数。论文的结构如下。首先，将深入介绍两个基于FFT的架构，下一步将使monobit和STFT实现。最后，将分析实验结果，一些结论将被绘制。2.基本的FFT架构使用最广泛的FFT计算法是由Cooley-Tukey提出的，这是基于连续长度为N到R的DFTS分解，阶为N/R.R,作为基数。这是两个重要的参数，因此，变换的长度将有一组SRN,其中S对应一系列的连续值且需要对变换做整体的连续分解。图1.Cooley-Tukey算法：DIFF实现有两种方法来实现的算法：时间（DIT）或频率抽取（DIF）的抽取。它们之间唯一的区别是这样的算法执行的DFT分解成低阶DFTS，结果有了不同的操作顺序。例如，在基数为2，序列长度为N（SN2）的FFT，可以使用这个序列分解两部分奇数和偶数样本（DIFF实现）或下一班样本可有两部分组成（DIFF实现）。在一个DIF实现的情况下，所产生的分解如下：)12()2()(''kXkXkXNNN(1)nkNNnNknNNnnNWnxWNnxnxkXkX''21)2(01221)2(0'12')()]2()([)()2((2)nkNNnNnkNNnNNNWnxWnTNnxnxkXkX''21)2(02221)2(0'22')()]()]2()([[)()12((3)对DFT分解成两个低阶的DFTS，在这些方程里)(nNT被叫做旋度，表达式如下：NnjnTN2exp)(（4）图1表示计算所需的结构FFT算法，分析这些方程，一些问题可以被概括。首先，最内部的操作数的最后一个两个方程（括号之间）是一个混合物组件被称为蝶形。其次，在第二序列中我们需要由相应的旋度产生的混合旋转的序列后实施。一旦样本序列是适当的混合和旋转，我们将获得两个半独立样本的长度序列，因此，可以准备单独操作。以前的分解过程可以多次同时适用于直到达到最低阶sub-DFT的序列（二阶在这种情况下）这时算法完成。从理论上讲，DIT和DIF实现的不同是为了遵循以前的操作。在DIT中的情况下不只有样品的顺序改变，但也序列操作是不同的，因为先乘旋转然后乘的是蝴蝶，在这样的工作中DIF是一直被沿用的方法。图2.流水线的FFT的实现鉴于数字channelised接收机是面向数据需要一个样品的连续流的应用程序，它们的实现将高吞吐量和短字长的特点。FFT的实现，更好地适应这些要求是并行和流水线架构，其中在几个级联阶段进行处理（如图2所示）。我们可以将这些架构进行分类两大类：反馈（FB）或前馈（FF）。这两种架构提出三个层次的途径，以便以最大限度地提高性能。第一途径通过一系列阶段，在该架构下被分解。第二个层次是组件实施，形成每一个阶段的蝴蝶和旋度，即流水线（第三条途径的水平）。两种架构中有三个基本要素：各阶段之间的数据被存储，完成蝶形其中低阶DFTS，最后通过元素到乘相应旋度的样本中（我们的例子中使用的算法CORDIC）。架构的不同阻碍了这些元素被联系在一起，和对不同样品流量控制。在工作频率（MHz）下反馈架构提供的输出流（样本/秒），在每一个阶段FB结构允许重用一些已有的元素。另一方面，FF结构提供更高的处理速度，因为重用不适用并且有多重关键要素以避免延。图3.反馈（FB）架构。2.1反馈架构已实施的FB架构后如图3中显示，它描述了一个基本的阶段。在此实现中，由于旋转因子是被公用的，蝶形的一部分输出将被反馈到存储单元以便允许任何时刻使用旋转因子。因此，将有两种工作模式：第一个模式是与从前一阶段到来的样本序列有关，这个来自之前的处理过程的样本序列是被从存储中提取的。在第二个模式中样本序列被进行处理，同时数据来自被存储的蝶形是因为旋转因子很忙。图4前反馈（FF）结构。控制这个架构，需要特殊处理因为有反馈而另一些样本序列刚刚抵达处理。另一方面，普通的结构相对简单。这种结构允许优化高性能，通过提高时钟频率的手段，而最大限度地减少面积。2.2前馈架构在FF架构的样品可以继续一次处理阶段，因为会有几个旋转因子，在图4中可以看出。此外，同时传递来自前一阶段的数据（有几个样本序列同时来到），这就需要一个复杂的内存规划。在这种情况下并行存储的数据需要重新排序。这个架构的控制是很简单的，更复杂的和扩展的数据通路是以此为基础建立起来的。这种架构通过并行性能最大化处理，因为它允许同时在第三条通道处理在几个样本序列。然而，这种构架表现出的高性能可归结于增加芯片的面积。3.MONOBIT和STFT实现为了最大限度地实施基于FFT吞吐量的channelised接收机，以及在处理采样点/秒速度的测量过程中，必需考虑到FFT计算复杂性的简化。通过避免复杂的乘法来简化复杂的计算：应用一个monobit的FFT的设计[4,10]。该算法进一步简化是减少的数量位来表示输入样本序列。吞吐量的增加是以牺牲channelised接收机的动态范围的代价而获得的。（见[4]更多详情）如下的monobitFFT的硬件实现架构的结构如前所述，唯一的区别是旋转因子总是应用于以下角度：0，2，和2。其实，它的价值在于免去了一些不必要的乘数和旋转因子，最终明显的结果是减少了面积，将在第5节介绍。FFT算法和它的改进的monobitFFT算法就是FIR滤波器。FIR滤波器适用于平稳信号。然而，现代的低概率拦截（LPI）的信号是非平稳信号。然而，其他的算法如时间频率（TF）算法[5]更合适这些LPI信号的检测和分类。短时间傅里叶变换（STFT）是一个线性时间频率（TF）变换，允许同时描述时间和频率信号，这样频谱的变化就可以分析出来。此外，STFT的算法是以FFT算法为基础得到的。因此，在基于FFT算法的FPGA器件上实现STFT的算法是非常简单的。STFT可以被定义为：mjmemwmnxnX][][],[（5）其中n是一个离散变量，λ是一个连续变量代表频率。信号x[]乘以一个窗口W[]，窗口的形状是影响最终结果的一个关键的因素。如果窗口的长度是N，间距为N的样本序列],[nX，频率为Nkk2，可得到：10)2(][][],[NmkmNjemwmnxknX，1......1,0Nk（6）这个表达式是的DFT窗口序列][][mwmxx,n为给定的值。因此，通过适当的窗口][mw改变信号][nx,窗口内的样本序列是离散福利叶变换DFT(FFT)。我们把移动量记为M。前面的方程，可以理解为围绕不同K值序列为N的滤波器。然而，只有K的N个输出有意义。STFT的硬件实现基于多相滤波器[2]。可以由图5.a看出，它包括一个缓冲区来保存输入样本序列，窗口乘数，已经存储的应用窗口和FFT的元素。此图显示的是执行输入采样点为N的STFT和K过滤器的channelised接收机。如果我们减少窗口移动量到2K个采样点，这样我们就能通过先前的电路连很容易的实现滤波过程。如图5.b所示。图5.STFT,STFT1的结构（16N，4KKM）（a）窗口移动为2KM的实现过程（b）.4.实验结果众所周知实际的设备可以清晰的验证最终结果的偏差情况。设计必须充分利用这些可编程器件所提供的配置选项。我们所用的是Xilinx公司的FPGAs,VIPEX-II(xc2v4000-6),开发环境是XilinxISE6.1。这一些列的芯片运行频率为420兆赫（内部时钟），I/O引脚的差分可达840Mb/s。Xilinx的新家族系列（Virtex-4）明显都优于这些值，甚至可以提供500MHz的内部时钟和一个Gb/s的I/O引脚。表1.FB和FF架构的执行结果首先，我们比较研究FB和FF架构。关键是这些架构的参数是：输入采样的字长阶段基数（2的幂次）Stagescaling.这个参数决定字能不能用到下一阶段。固定为8位的字长，通过这个阶段我们考虑截断和不截断的情况。此外，鉴于在FF架构允许的参数化基数，采用基数2，4和8，而已实施的FB架构为基数4。表1总结了我们获得不同的结果实现，在以下几方面对性能进行了分析：面积A(slices和BRAM的使用)。处理FFT的时间延时（从开