FPGA小结

FPGA学习小结2010年6月1日学习内容1.FPGA的结构和工作原理2.典型的FPGA开发流程3.开发板的使用使用流程扩展名文件的基本功能介绍4.VerilogHDL的使用5.项目的规划FPGA的基本结构FPGA组成：三种可编程电路和一个配置存储单元。CLB：可编程逻辑块IOB：输入/输出模块PIR：可编程互连资源SRAM结构的配置存储单元CLB是实现逻辑功能的基本单元，它们通常规则地排列成一个阵列，散布于整个芯片中；IOB主要完成芯片上的逻辑与外部引脚的接口，它通常排列在芯片的四周；PIR包括各种长度的连线线段和一些可编程连接开关，它们将各个CLB之间或CLB与IOB之间以及IOB之间连接起来，构成特定功能的电路。CLB（1）•CLB主要由逻辑函数发生器、触发器、数据选择器等电路组成。逻辑函数发生器主要由查找表LUT(lookuptable)构成。•查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。CLB（2）下面是一个4输入与门的例子：查找表结构的FPGA逻辑实现原理•以下电路为例：•A,B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了图3所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）•这个电路是一个很简单的例子，只需要一个LUT加上一个触发器就可以完成。对于一个LUT无法完成的电路，就需要通过进位逻辑将多个单元相连，这样FPGA就可以实现复杂的逻辑。•由于LUT主要适合SRAM工艺生产，所以目前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作，由于配置时间很短，不会影响系统正常工作。也有少数FPGA采用反熔丝或Flash工艺，对这种FPGA，就不需要外加专用的配置芯片。IOB和PIR•IOB主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成，每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能。•PIR由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。实现FPGA内部的CLB和CLB之间、CLB和IOB之间的连接。CPLD与FPGA的区别（1）注：关于Product-term请参考：与FPGA的区别（2）•FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。•FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。•FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。•FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。Altera的Cyclone系列FPGA（1）•LE是Cyclone™结构当中的最小的逻辑单元，它可以提供简洁、先进且易用的逻辑功能。每个LE都包含一个四输入LUT（look-uptable查找表），它是一种可以构建任意四个参数的逻辑函数的函数发生器。比如在加法中，每个LE包含一个可编程的寄存器和一个具备进位选择功能的进位端口。一个LE还支持动态单bit加法或者减法模式选择，这要通过LAB-宽度控制信号来控制。每个LE可以驱动所有类型的布线资源：局部互联、行互联、列互联、LUT链、寄存器链与直连链路。Altera的Cyclone系列FPGA（2）Altera的Cyclone系列FPGA（3）•每个LE的可编程寄存器可以配置为D、T、JK或SR寄存器。每个寄存器都有完整的数据、同步置位/清除、时钟/时钟使能、异步置位/复位/清除等输入端口。全局信号、常规的I/O管脚或者内部逻辑都能当作这个寄存器的时钟和清除控制信号。任何一个常规的I/O或者内部逻辑都可以驱动它的时钟使能、复位、异步置位和异步数据。异步置位数据的输入来自本LE“数据3”。为了实现组和逻辑，LUT的输出可以通过旁路跨过寄存器直接作为LE的输出。每个LE都有三个输出以便驱动局部、行、列互联的布线资源。LUT或者寄存器的输出都可以单独驱动这三种布线资源。两个LE的输出可以一个驱动列、行、直连链路的布线资源，另一个驱动局部互联布线资源。这个特性使得LUT驱动一个输出的同时寄存器可以驱动另一个输出的情况成为可能。这个特性被称作寄存器封装（RegisterPacking），它可以帮助优化设计，因为寄存器和LUT可以被不同的逻辑函数服务。LE的另一个封装模式就是允许寄存器的输出反馈给同一个LE中的LUT，作为它输入的一部分，所以这个寄存器与它自己的输出端LUT封装在了一起。这为优化设计提供了另一个手段。LE还可以区分出已寄存和未寄存的LUT输出。典型的FPGA开发流程（1）•FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如下图所示，包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。典型的FPGA开发流程（2）电路功能设计•在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。设计输入•设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言（HDL）和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但效率很低，且不易维护，不利于模块构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR等，支持逻辑方程、真值表和状态机等表达方式，主要用于简单的小型设计。而在中大型工程中，主要使用行为HDL，其主流语言是VerilogHDL和VHDL。这两种语言都是美国电气与电子工程师协会（IEEE）的标准，其共同的突出特点有：语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。功能仿真•功能仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量（即将所关心的输入信号组合成序列），仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。常用的工具有ModelTech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等软件。虽然功能仿真不是FPGA开发过程中的必需步骤，但却是系统设计中最关键的一步。综合•所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。就目前的层次来看，综合优化（Synthesis）是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。由于门级结构、RTL级的HDL程序的综合是很成熟的技术，所有的综合器都可以支持到这一级别的综合。常用的综合工具有Synplicity公司的Synplify/SynplifyPro软件以及各个FPGA厂家自己推出的综合开发工具。综合后仿真•综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，则需要回溯到综合后仿真来确认问题之所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。实现与布局布线•实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间作出选择。布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。时序仿真与验证•时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规（即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等）现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常有必要的。在功能仿真中介绍的软件工具一般都支持综合后仿真。板级仿真与验证•板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都以第三方工具进行仿真和验证。芯片编程与调试•设计的最后一步就是芯片编程与调试。芯片编程是指产生使用的数据文件（位数据流文件，Bi