第四章总线结构和时序

第四章8086CPU总线结构和时序4.18086系统总线结构4.28086系统总线时序4.18086系统总线结构两级总线：微处理器级总线——CPU的输入输出引脚；系统级总线——CPU通过微处理器级总线和其它逻辑电路连接组成主机板系统，形成系统级总线。总线控制逻辑ROMRAM协处理器RT/COMSRAMI/O接口板组键盘磁盘驱动器网卡CRT显示器打印机微处理器MODEM鼠标主机板系统总线微机系统硬件组成图微计算机的硬件结构（冯.诺依曼结构）从功能或逻辑的角度，微型计算机的硬件由运算器、控制器、存储器、输入设备、输出设备五大部分组成。运算器控制器MPU存储器输出设备I/O接口输入设备A.BUSD.BUSC.BUS系统总线读、写操作lT状态（时钟周期）：CPU处理动作的最小单位位时间。就是时钟信号CLK的周期。它与CPU的时钟频率有关。T=1/f时钟，如果f时钟=5Mhz，那么T=200ns。l总线周期（机器周期）：CPU通过系统总线对外部（存储器或I/O接口）进行一次访问所需的时间。一个总线周期至少包括4个T状态，即T1,T2,T3,T4。l指令周期：执行一条指令所需要的时间，有若干总线周期组成。基本概念l总线周期（机器周期）：一个总线周期至少包括4个T状态，即T1,T2,T3,T4。基本概念最小方式：只有一个微处理器8086。该模式适用于规模较小的微机应用系统。最大方式：系统有两个或多个同时执行指令的微处理器，其中一个主处理器就是8086，其它的处理器称协处理器（数值协处理器8087和输入/输出协处理器8089）。最大模式用在中、大规模的微机应用系统中。4.18086系统总线结构4.1.1两种工作方式下的公用引脚1.3根--电源、接地引脚：VCC、GND（1和20）2.1根--时钟信号：CLK，方波信号，占空比约为33%8086CPU共有40根引脚线，其中32根在两种方式下名称和功能相同。3.20根地址/数据线；4.16根控制线，其中8根在两种工作方式下名称和功能相同。4.1.1两种工作方式下的公用引脚电源、接地引脚：VCC、GND（1和20）时钟信号：CLK，方波信号，占空比约为33%8086CPU共有40根引脚线，其中32根在两种方式下名称和功能相同。20根地址/数据线；16根控制线，其中8根在两种工作方式下名称和功能相同。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086⑴AD15～AD0（双向，三态）低16位地址/数据的复用引脚线，分时复用。⑵A19/S6～A16/S3（输出、三态）地址/状态复用引脚。S6总为低电平；S5反映当前允许中断标志IF的状态；S4、S3指示当前所使用的段寄存器。4.1.1两种工作方式下的公用引脚01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086地址/数据总线S4S3当前使用的段寄存器00ES01SS10CS(或I/O，中断响应)11DSS4和S3功能表01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1两种工作方式下的公用引脚地址/数据总线4.1.1两种工作方式下的公用引脚地址/数据总线综上，AD15～AD0以及A19/S6～A16/S3，T1时是地址总线T2~T4时，AD15～AD0做数据总线用，A19/S6～A16/S3用于输出状态。为了使地址信息在总线的T2~T4状态时仍保持有效，总线控制逻辑必须配有一个地址锁存器，用于把T1状态输出的20位地址锁存在锁存器中。4.1.1两种工作方式下的公用引脚地址/数据总线公用控制总线4.1.1两种工作方式下的公用引脚控制总线共有16条引脚，其中8个是公用引脚（在两种工作方式下定义功能是一样的），另外8个在两种工作方式下定义的功能不同公用控制总线（2）RD（输出）：读控制输出信号，低电平有效。有效时，控制系统总线数据流动方向。（1）MN/MX（输入）：工作方式控制引脚。接+5v时，cpu处于最小工作方式；接地时cpu处于最大工作方式01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1两种工作方式下的公用引脚（3）NMI（输入）：非可屏蔽中断请求信号，上升沿有效。当该引脚有效时，CPU执行完现行指令，立即响应NMI中断，并进行中断处理。不受IF的影响。（4）INTR（输入）：可屏蔽中断请求信号，高电平有效。Cpu在执行完每条指令的最后一个时钟周期对INTR进行测试，以便决定现行指令执行完后是否响应中断。IF=1，允许；IF=0，屏蔽。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1两种工作方式下的公用引脚（5）RESET（输入）：复位引脚，高电平有效。复位时，CPU结束当前操作，并对处理器的标志寄存器、IP、DS、SS、ES及指令队列进行清零操作，将CS设置为0FFFFH。Cpu从存储器的0FFFF0地址开始读取和执行指令。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1两种工作方式下的公用引脚（6）READY（输入）：“准备好”信号引脚，高电平有效，为了解决高速的cpu和低速的存储器或I/O接口之间进行可靠的数据传输而设置的。若READY为高电平，引脚有效，存储器或I/O端口已经准备好，将在下一个时钟周期将数据送到数据总线或从数据总线上取走数据。若READY为低电平，则表明存储器或I/O端口没有准备好，CPU将在T3和T4之间出入若干个TW，等待，直到READY信号有效。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1两种工作方式下的公用引脚（6）READY（输入）：“准备好”信号引脚，高电平有效，为了解决高速的cpu和低速的存储器或I/O接口之间进行可靠的数据传输而设置的。若READY为高电平，引脚有效，存储器或I/O端口已经准备好，将在下一个时钟周期将数据送到数据总线或从数据总线上取走数据。若READY为低电平，则表明存储器或I/O端口没有准备好，CPU将在T3和T4之间出入若干个TW，等待，直到READY信号有效。4.1.1两种工作方式下的公用引脚（7）TEST（输入）：测试信号引脚，低电平有效。信号与WAIT指令结合使用。Cpu执行wait指令，进入等待状态，不再执行指令，直到test引脚为低电平有效，才退出等待，执行下一个指令。（8）BHE/S7（输出、三态）：高8位数据允许/状态复用引脚。在T1状态输出BHE，表示高8位数据线D15～D8有效；其他状态输出状态信号S7（未定义）。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1两种工作方式下的公用引脚（8）BHE/S7（输出、三态）：高8位数据允许/状态复用引脚。在T1状态输出BHE，表示高8位数据线D15～D8有效；其他状态输出状态信号S7（未定义）。4.1.1两种工作方式下的公用引脚利用BHE信号和AD0信号，可知系统当前的操作类型。操作BHEAD0所用引脚读/写偶地址的一个字00AD15～AD0读/写偶地址的一个字节10AD7～AD0读/写奇地址的一个字节01AD15～AD8读/写奇地址的一个字第一个总线周期读/写低字节01AD15～AD8第