protel99信号完整分析

第7章信号完整性分析《电子线路辅助设计Protel99SE》第7章信号完整性分析7.1信号完整性分析概述7.2信号完整性分析规则设置7.3PCB设计规则检查7.4内部信号完整性仿真器7.5元件缓冲器数据编辑7.6波形分析器第7章信号完整性分析《电子线路辅助设计Protel99SE》7.1信号完整性分析概述信号完整性分析是用来测试PCB板的传输延迟、网络阻抗、反射、串扰和电磁兼容等性能参数。随着科技的发展，电路越来越复杂，PCB的设计制作难度越来越大，高频电路及快速时钟意味着PCB设计已不再简单地放置元件和连通布线。传输延迟、网络阻抗、反射、串扰和电磁兼容等成为每个设计者必须考虑的因素。信号完整性分析不仅是PCB设计规则检查的一个重要内容，而且在Protel99SE内还含一个高级信号完整性仿真器，能分析PCB设计和检查设计参数，测试过冲、下冲、阻抗和信号斜率。如果PCB上任何一个设计与设计规则的设置有违背，即可对PCB进行反射或串扰分析，以确定问题所在。第7章信号完整性分析《电子线路辅助设计Protel99SE》一、ProtelSignalIntegrity的特性1）设置简便——就像在PCB编辑器中定义设计规则一样定义设计参数(阻抗、上冲、下冲、斜率等)。2）通过运行DRC，快速定位不符合设计需求的网络。3）无需特殊经验要求，从PCB中直接进行信号完整性分析。4）提供快速的反射和串扰分析。5）利用I／O缓冲器宏模型，无需额外的SPICE或模拟仿真知识。6）完整性分析结果采用示波器形式显示。7）成熟的传输线特性计算和并发仿真算法。8）用电阻和电容的参数值对不同的终止策略进行假设分析，并可对逻辑系列快速替换。第7章信号完整性分析《电子线路辅助设计Protel99SE》二、ProtelSignalIntegrity中的I／O缓冲器模型1）宏模型逼近使仿真更快更精确。2）提供IC模型库，包括校验模型。3）模型同INCASESEMC—WORKBENCH兼容。4）自动模型连接。5）支持I／O缓冲器模型的IBIS2工业标准子集。6）利用完整性宏模型编辑器可容易、快速地自定义模型。7）引用数据手册或测量值。第7章信号完整性分析《电子线路辅助设计Protel99SE》7.2信号完整性分析规则设置打开图7-1所示为Protel99SE软件所带的例子Z80ProcessorBoard.PCB，说明信号完整性分析规则设置如下：第7章信号完整性分析《电子线路辅助设计Protel99SE》执行菜单命令“Design\Rules”，如图7-2所示。也可在PCB设计窗口单击右键弹出的快捷菜单中选择执行“Rules…”命令。即可弹出信号完整性分析规则对话框，如图7-3所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》(10)蒙特卡罗分析。集成的蒙特卡罗分析仿真了数百个电路，每个电路包含可选分布的几类参量，可以让用户评估电路的可靠性，提高电路设计的效果。(11)可由数据表建立优化模型。如果用户在元件库中无法到所需要的元件，可以使用“模板”工具——优化器件的建立工具“模板”可由数据表或特性曲线产生优化的元件模板。(12)传输线。MC5的元件模板中加入了传输线，这一模板结合了SPICE3中的传输线，它支持R，L，C，G及其他电气参数。第7章信号完整性分析《电子线路辅助设计Protel99SE》一、飞行时间的下降边沿（FlightTime-FallingEdge）飞行时间是相互连接的结构的输入信号延迟时间，如图7-4所示。它是实际的输入电压到门限电压之间的时间，小于这个时间将驱动一个与电路输出直接相连的基准负载。第7章信号完整性分析《电子线路辅助设计Protel99SE》单击图7-3中的“Add”按钮，弹出“FlightTime-Falling（飞行时间的下降边沿）”对话框，如图7-5所示。在该对话框的左边是Rulescope栏，定义此规则的适用范围。单击Filterkind选项框右边的下拉箭头，出现如图7-6所示的3个可选项：WholeBoard整个PCB板；NetClass网络类；Net单一网络。在图7-5所示对话框的右边是RuleAttributes栏，用于设置下降边沿的最大允许飞行时间，单位为s。注意同一对象不同设计规则设置时，以最短飞行时间为准。第7章信号完整性分析《电子线路辅助设计Protel99SE》第7章信号完整性分析《电子线路辅助设计Protel99SE》二、飞行时间的上升边沿（FlightTime-RisingEdge）上升边沿的最大允许飞行时间，示意图如图7-7所示。在图7-3中选择第2项，即“FlightTime-RisingEdge”项，单击“Add”按钮，弹出“FlightTime-Rising（飞行时间的上升边沿）”对话框，如图7-8所示。该对话框的设置方法以最短飞行时间为准。第7章信号完整性分析《电子线路辅助设计Protel99SE》三、阻抗限制（ImpedanceConstraint）该条规则定义了所允许的电阻的最大和最小值。在图7-3中选择第3项，即ImpedanceConstraint项，单击“Add”按钮，弹出“ImpedanceConstraint（阻抗限制）”对话框，如图7-9所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》四、信号下降边沿过冲值(0vershoot-FallingEdge)该规则定义信号下降沿允许的最大过冲值。信号下降沿的过冲值示意图如图7-10所示。在图7-3中选择第4项，即0vershoot-FallingEdge项，单击“Add”按钮，弹出“0vershoot-FallingEdge（信号下降沿的过冲值）”对话框，如图7-11所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》五、信号上升边沿过冲值(0vershoot-RisingEdge)该规则定义信号上升沿允许的最大过冲值。信号上升边沿过冲值示意图如图7-12所示。在图7-3中选择第5项，即0vershoot-RisingEdge项，单击“Add”按钮，弹出“0vershoot-RisingEdge（信号过冲的上升边沿）”对话框，如图7-13所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》六、信号基值(BaseValue)基值是信号在低状态时的稳定电压值，示意图见图7-14。该规则定义了允许的最大的基值电压。在图7-3中选择第6项，即BaseValue项，单击“Add”按钮，弹出“BaseValue”对话框，如图7-15所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》七、激励信号（SignalStimulus）该规则定义在信号完整性分析中使用的激励信号的特性，示意图见图7-16。在图7-3中选择第7项，即SignalStimulus项，单击“Add”按钮，弹出“SignalStimulus”对话框，如图7-17所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》八、信号上位值（SignalTopValue）“SignalTopValue”（信号上位值）是指信号在高状态时的稳定电压值，示意图见图7-18。在图7-3中选择第8项，即SignalTopValue项，单击“Add”按钮，弹出“SignalTopValue”对话框，如图7-19所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》九、下降边沿斜率（Slope-FallingEdge）下降边沿斜率是信号从门限电压VT下降到一个有效低电平（VIL）所经历的时间，如图7-20所示。在图7-3中选择第9项，即Slope-FallingEdge项，单击“Add”按钮，弹出“Slope-FallingEdge”对话框，如图7-21所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》十、上升边沿斜率（Slope-RisingEdge）上升边沿斜率是信号从门限电压VT上升到一个有效高电平（VIH）所经历的时间，如图7-22所示。在图7-3中选择第10项，即Slope-RisingEdge项，单击“Add”按钮，弹出“Slope-RisingEdge”对话框，如图7-23所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》十一、供电网络（SupplyNets）信号完整性分析时需要电路提供供电网络的标号名称和电压，该规则用来设置PCB的供电网络的电压值。在图7-3中选择第11项，即SupplyNets项，单击“Add”按钮，弹出“SupplyNets”对话框，如图7-24所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》十二、信号下降边沿下冲(Undershoot-FallingEdge)“Undershoot-FallingEdge”是指在信号的下降沿上高于信号基值的阻尼振荡，信号下降边沿最大下冲的定义如图7-25所示。在图7-3中选择第12项，即Undershoot-FallingEdge项，单击“Add”按钮，弹出“Undershoot-FallingEdge”对话框如图7-26所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》十三、信号上升沿下冲（Undershoot-RisingEdge）“Undershoot-RisingEdge”是指在信号的上升沿下冲低于信号上位值的阻尼振荡，定义示意图如图7-27所示。在图7-3中选择第13项，即Undershoot-RisingEdge项，单击“Add”按钮，弹出“Undershoot-RisingEdge”对话框，如图7-28所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》7.3PCB设计规则检查设置好了设计规则，就可以利用它们对电路板图进行检查。利用设计规则进行检查有两种方式，实时检查（On-LineDRC）和分批检查（BatchDRC）。实时检查是在放置或移动图件的同时进行检查，即自动或手动布置元件和自动或手动布线时，设计规则都在起作用。分批检查（BatchDRC）是设计者执行“Tools\DesignRuleCheck…”命令进行检查。第7章信号完整性分析《电子线路辅助设计Protel99SE》一、实时检查（On-LineDesignRuleCheck）在放置和移动图件时，系统自动利用规则进行检查，一旦发现违规（violation），就会被标记出来（显示为高亮度），提醒注意，同时如果PCB浏览管理器设为违规浏览模式，其中会显示违规的名称和具体内容。实时检查并不是有多少规则，就检查多少项，而是只检查设定项目，检查的项目可以调整，这种调整是通过执行“Tools\DesignRuleCheck…”命令进行的，在“DesignRuleCheck…”对话框的“On-Line”标签页中完成。第7章信号完整性分析《电子线路辅助设计Protel99SE》Protel99SE提供了多种设计规则，用户可对这些设计规则进行重新定义。如图7-29所示。第7章信号完整性分析《电子线路辅助设计Protel99SE》实时检查可分为：1．放置图件时的设计规则检查此类设计规则是在装入网络表或移动元件时，进行违规检查。间距限制规则就属这类设计规则，它在装入网络表的过程，实施检查。2．元件自动布局时的设计规则检查此类设计规则是在元件自动布局时，进行检查。常用的此类设计规则有：元件间最小距离规则、元件放置方向规则、网络忽略规则及允许放置的板层规则。3．自动布线时的设计规则检查此类设计规则是在自动布线时，进行检查。常用的此类设计规则有：转角方式规则、布线板层规则、布线优先级规则、自动布线拓扑规则、自动布线过孔类型规则及铜膜线宽度限制规则。第7章信号完整性分析《电子线路辅助设计Protel99SE》二、分批检查（BatchDesignRuleCheck）分批检查的运行是用户控制的，其结果是产生一个报告文件。在定义设计规则的对话框中有一个“RunDRC”按钮，单击它后会弹出如图7-30所示的对话