双极型集成电路工艺技术

集成电路工艺技术讲座双极型集成电路工艺技术双极集成电路工艺技术•集成电路中的晶体管和无源器件•工艺和设计的界面－设计手册•PN隔离双极工艺流程•先进双极工艺•工艺和器件模拟在工艺设计中的应用（一）集成电路中的晶体管和无源器件•NPN晶体管结构•外延和隔离•埋层和深集电极•PNP晶体管•集成电阻和电容集成电路中的NPN晶体管集成电路中的PNP体管集成电路中的PNP体管集成电阻pn金属集成电阻•Pinch电阻PbaseＰ衬底NEpi集成电容NP+金属介质层（二）工艺和设计的界面－设计手册•器件和工艺指标•设计规则•简要工艺流程和光刻版顺序•光刻版制作要求•PCM文件•模型参数2um18VspecParameterSymbolMinTypMaxUnitNPNtransHfe80140250Bvceo1835-VLPNPtransHfe100250400Bvceo1840-VIsoBVBviso2035-VFieldVthVth182536VCapacit.CAP8.510.612.7PfImplantRIR18.4k23k27.6kΩ2um18VspecItemMinTypMaxSize(um2)RBN()10515019520x200R-Epi()7.35k10.5k13.5k20x200R-DN()15253520x200R-PBAS()1.9k2.15k2.4k20x200R-XBAS()21030039020x200R-IR()18.4k23.0k27.6k20x200R-NEMT()608010020x200设计规则－设计与工艺制作的接口目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，以提高电路的成品率内容：根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、面积等规则，分别给出它们的最小值，2um18V设计规则例BP•aminwidth4um•bclearancetoBN8umBN2.bISOIslandBP2.a2.cISOIslandDummyislandIsland2um18V设计规则例DeepN+•aMin.Width4.0um•cBNextensionDN1.0um•dClearancetoBP9.0umBNDNDN3.a3.c3.b3.b3.eISOIslandBP3.d2um18V设计规则例Isolation(ISO)•aMin.width4.0•bClearancetoBN8.0um•dClearancetoDN9.0umBN4.bISOIslandISO4.adummyIslandDN4.d4.c2um18V设计规则例N+Emitter•a1Min.width4.0um•iPBASextensionNEMT1.5um•jSpaceNEMT3.0umIslandISO(BP)IR7.a8.bBN8.cDNPBASSNSN8.aXBAS8.e8.d8.g8.i8.hSN8.j8.fNPNTransistor8.h8.iPBASXBASNEMTisland8.a2um18V设计规则例contact•a1Min.Width2.0um•bXBASextensionBCONT1.0umNPNXBASSNBCONTTOPBAS10.a1,210.b10.c10.d10.e10.cBCONTNEMTBCONTTOBCONTTOBCONTTO10.a22um18V设计规则例Metal•aMin.width3.0um•eSpace2.0umunder500umparallelline•fSpace3.0umOver500umparallellineM112.aSN12.c12.f12.eCO12.gPAD12.hM1M112.iCAP12.dBriefProcessflow&MaskSequence•1Startingmaterial•2Initialoxidation•3BuriedNphoto/etch•4BNimplant•5BNdrive-in•6BuriedPphoto•7BPimplant•8Epigrowth•9Initialoxidation•10DeepN+photo/etch•11POCl3pre-depositionandoxidationBriefProcessflow&MaskSequence•12*Pbasephoto•13*PBASimplant•14*Implanterresistorphoto•15*Resistorimplant•16*ExtrinsicPbasephoto•17*XBASimplant•18Drive-in•19NEmitterphoto/etch•20NEMTimplant•21NEMTdrive-in•22Capacitorphoto/etchBriefProcessflow&MaskSequence•23Capacitoroxidation•24Si3N4deposition•25Contactphoto/etch•26Metal1deposition•27Metal1photo/etch•28Oxidedeposition•29Viaphoto/etch•30Metal2deposition•31Metal2photo/etch•33USG/SiNDeposition•33Padphoto/etch•34Alloy制版信息•光刻机类型和光刻版大小•制版工具（图形发生器，电子束制版）•版材料（石英，低膨胀玻璃）•制版精度•芯片和划片槽尺寸•套准和CD标记•PCM图形插入方案制版信息－ProcessBiasMaskNameProcessBiasDigit.Scribe1BN-0.8umCD2BP(island)1.0umDC3DN-1.0CD4PBAS0CC7NEMT-0.6umCD9CONT-0.5umCC10M10DCPCM（三）PN结隔离双极工艺流程（2um18V）双极IC工艺流程N+埋层光刻和Sb+注入P(111)Sub10-20-cm75kev4.5E15cm-2双极IC工艺流程•N+埋层扩散P衬底N+埋层1225ºC60’N2+60’O212+/-3/sq4.2umN+埋层版双极IC工艺流程•P埋层光刻和B+离子注入PSubN+50kev4E14cm-2P埋层版双极IC工艺流程•外延PSubN-EpiN+埋层18V8.00.5um1.70.2cm36V13.50.8um4.30.43cm外延层参数选择•外延电阻率应主要满足BVbco的要求，可查BV~Nd曲线•外延厚度Xjbc+Wbc+Wbn基区埋层XjbcWbcEpiWbn外延层的质量评价•外延电阻率•外延厚度畸•埋层图形偏移，畸变及对策•缺陷（特别在有埋层图形处）双极IC工艺流程•外延后氧化－DN光刻－•磷予淀积(5.40.5/sq)－磷扩散PSubN-EpiN+埋层DN版双极IC工艺流程•去除全部氧化层，重新生长PAD氧化层PSubN-EpiN+埋层双极IC工艺流程•基区(PBAS)光刻和B+注入•B+注入PSubN-EpiN+埋层80kev4.1E14cm-2基区版双极IC工艺流程•外基区(XBAS)（隔离）光刻•B+注入PSubN-EpiN+埋层80kev4.1E14cm-2光刻胶基区和非本征基区•基区（本征基区），外基区（非本征基区，浓基区）•非本征基区作用减小基区串联电阻（提高功率增益）减小噪声隔离（XBAS)版双极IC工艺流程•基区（隔离）推进PSubN-EpiN+埋层Rs=2238/sqXj=1.5um单向隔离和对通隔离•单向隔离和对通隔离•对通隔离优点减少隔离时间（尤其在外延层厚时）减少横向扩散，从而可减少隔离区宽度•上隔离和XBAS可合用一块版双极IC工艺流程•发射区光刻－磷注入－扩散PSubN-EpiN+埋层Rs=7.90.8/sqXj=1.0um发射区版双极IC工艺流程－制作电容Ｐ基区发射区Ｎ+氮化硅450A氧化硅1500A电容版双极IC工艺流程•接触孔光刻PSubN-EpiN+埋层接触孔版双极IC工艺流程•金属连线PSubN-EpiN+埋层金属1版通孔版金属2版双层金属布线压点（PAD）版工艺控制计划（例）工艺名称控制项目控制值抽样大小抽样频率外延厚度8.0±0.5um5点/1片1片/Lot外延电阻率1.7±0.2cm5点/1片1片/LotDN予淀积方块电阻5.4±0.5/sq5点/1片2片/Run基区推进氧化层厚6000±600A5点/1片2片/Run基区推进方块电阻223±8/sq5点/1片1片/Lot发射光刻ADICD4.0±0.4um5点/1片1片/Lot发射光刻AEICD4.6±0.5um5点/1片1片/Lot（四）先进双极工艺•双极型晶体管尺寸的缩小•氧化物隔离双极工艺•多晶硅发射极双极工艺双极型晶体管尺寸的缩小氧化物隔离的双极晶体管氧化物隔离双极工艺氧化物隔离双极工艺氧化物隔离双极工艺多晶硅发射极晶体管多晶硅发射极晶体管杂质分布多晶硅发射极双极工艺(1)多晶硅发射极双极工艺(2)多晶硅发射极双极工艺(3)模拟双极IC工艺特点(1)•器件特性的精度要求高组成差分对的晶体管特性如,Vbe一致性好•要求晶体管有较大的放大倍数100•要求输出晶体管有较大的驱动能力Vce(sat)小,例：0.11-0.21mV(Ic=1mA,Ib=100uA)•要求晶体管的线性度好(1uA)/(100uA)例：70-110%模拟双极IC工艺特点(2)•pnp晶体管横向和纵向pnp晶体管•电容大容量MOS电容0.35-0.5fF/um2•电阻宽范围扩散电阻10-100/sq注入电阻0.5-2k/sq夹断电阻5-20k/sq纵向pnp晶体管PSubP+埋层P+P+n+基区nn-epin+埋层（五）工艺和器件模拟在工艺设计中的应用双极工艺模拟(SUPREM3)•TITLE:BipolarDevice(SB20A):ActiveRegion.•#Initializethesiliconsubstrate.•Initialize111SiliconBoronResistivity=15Thick=10.\•dX=.02xdX=.05Spaces=200•#Growinitialoxidation=7500A•DiffusionTemperature=1100Time=70WetO2•#Etchtheoxideovertheburiedlayerregions.•EtchOxide•#Growimplantedoxide(175A)forBNlayeroxidation•DiffusionTemperature=875Time=20DryO2•#Implantanddrive-intheantimonyburiedlayer•ImplantAntimonyDose=4.8e15Energy=75•DiffusionTemperature=1225Time=360N2•DiffusionTemperature=1225Time=120DryO2双极工艺模拟(SUPREM3)•EtchOxide•#Grow9.5micronofphosphorusdopedepi.•EpitaxyTemperature=1180Time=13Growth.Rate=0.8\•PhosphorusGas.Conc=3e15•#EPIinitialoxidation•DiffusionTemperature=1100Time=120WetO2•#ISOphoto•#ISOimplantoxidation•DiffusionTemperature=1000Time=200DryO2•#ISOimplant•ImplantBoronDose=5E15Energy=130•#ISOpre-drive•Diffusion