电源完整性仿真与EMC分析

1高速PCB的信号/电源完整性仿真与EMC分析摘要本文以高速系统的信号/电源完整性分析和EMC分析的为基本出发点，着重介绍了高速PCB的信号和电源完整性分析的基本要领和设计准则，通过EDA分析工具实现PCB的建模与参数提取；通过电磁场分析工具完成网络参数定量分析，从最基本的设计方法入手，提出了高速PCB的信号/电源系统设计参数优化方案，指出了信号/电源完整性仿真设计和EMC设计的内在联系，最后介绍了利用EDA仿真工具和EMC测试验证相结合解决单板PCB设计的EMI问题的成功范例，希望本文总结的经验能给予正在从事高速系统仿真的设计开发人员和EDA设计人员解决此类问题的基本思路与方法。关键词非理想化电容建模、信号/电源完整性分析、EMC分析、应用举例、问题总结引言当今的高速PCB设计领域，由于芯片的高集成度使PCB的布局布线密度变大，同时信号的工作频率不断提高,信号边沿(Tr)的不断变陡，由此而引发的信号完整性和电源完整性问题给EDA设计人员和硬件开发人员带来前所未有的挑战，信号/电源完整性问题处理不当同时会带来一系列的EMC问题，给产品的可靠性造成危害。目前，基于Cadence公司SQ的板级与系统级互连仿真已经在公司各事业部广泛应用，在硬件设计流程中引入了SI/PI/EMI的仿真分析环节。网络南研的信号/电源完整性仿真的最新进展表明：信号完整性与电源完整性分析做的较成功的PCB，电磁兼容性（EMC）也明显改善。信号/电源完整性分析通过对PCB的信号互连与电源分配系统（PDS）分析，使用EDA与电磁场分析软件找出PCB的噪声点并加以抑制，通过PCB的优化设计改善层间噪声与电源层和地线层之间的阻抗。降低信号的反射和串扰；改进信号的回流路径，降低电源分配系统阻抗，同步开关噪声，消除PCB上关键点和关键频率的谐振，合理放置去耦电容改善电源地的阻抗与谐振，使用屏蔽过孔等措施减小PCB的边缘辐射。随着信号的Tr变快，产品的EMC问题成为EDA设计的最大难点。EMC问题由来已久，2涉及面较广，随着信号速率的提高和芯片尺寸的减少，传统的EMI设计方法显得力不从心。解决EMC问题和解决其它SI问题显著的不同点在于EMC更依赖于测试，或者是仿真与测试过程两者的融合，不同类型的EMI包括来自于信号互连的连接器，电缆，PCB的连线以及边缘辐射等。电源和信号完整性对EMI的性能有着直接的影响，从PCB设计阶段控制EMI，能起到事半功倍的作用。我们通常采用下列几种方法来分析并改进信号和电源完整性，从而减小EMI辐射。1．减少电源地平面间噪声－电源完整性分析2．优化电源地系统阻抗－电源完整性分析3．降低串扰和反射－信号完整性分析4．改善同步开关噪声－信号完整性分析5．减少边缘辐射－信号完整性/电源完整性分析一、关于电源完整性仿真的电容建模1、非理想旁路电容的定义：在电源系统的设计中，我们经常用到以下的三类电容：1）旁路电容：主要作用是给交流信号提供低阻抗的回流路径；2）去耦电容：增加电源和地的交流耦合，减少交流信号对电源的影响；3）滤波电容：用于电源滤波电路中，消除电源纹波；在电源完整性仿真中，我们主要研究对象是非理想化的旁路电容。对于理想的电容来说，不考虑寄生电感和等效串联电阻的影响，那么我们在电容设计上就没有任何顾虑，电容的值越大越好。但实际情况却与理论分析相差很远，并不是电容越大对高速电路越有利，反而在高频段往往采用小电容,电容的材料和制造工艺也有要求。要理解这个问题，我们首先必须了解实际电容器本身的特性，在频率很高时，电容不再被当作理想的电容看待。电容的寄生参数的影响不能忽略。考虑到电容具有一定的物理尺寸，以及起连接作用的安装焊盘和过孔，其寄生参数包括一个串联电感和串联电阻，由此得到如图1－1的电容模型。图1－13对电容的高频特性影响最大的则是ESR和ESL，我们通常采用图1－1中简化的电容模型。电容也可以看成是一个串联的谐振电路，当它在低频的情况(谐振频率以下)，表现为电容性的器件，而当频率增加（超过谐振频率）的时候，它渐渐的表现为电感性的器件。也就是说它的阻抗随着频率的增加先增大后减小，等效阻抗的最小值发生在串联谐振频率处，这时候，电容的容抗和感抗正好抵消，表现为阻抗大小恰好等于寄生串联电阻ESR，变化曲线如图1－2所示：图1－2从谐振频率的公式可以看出，电容大小和ESL值的变化都会影响电容器的谐振频率。由于电容在谐振点附近的阻抗最低，所以设计时尽量选用FR和实际工作频率相近的电容。如果工作的频率变化范围很大，则可以混合使用不同容值和FR电容，即同时选择一些FR较小的大电容和FR较大的小电容。2、PI仿真电容及分布参数的建模：非理想旁路电容由ESR、C、ESL、引线和过孔等几部分组成，见图1－3所示。图1－34在高速PCB设计中，我们常用的电容引线方式有以下几种，为定量分析各种引线方式的影响和建模的需要，我们从正在设计中的单板中提取了用于分析的样板，见图1－4所示。图1－4叠层结构为：图1－55常见的电容的引线方式有以下5种，如图1－6所示，其中第5种在焊盘上开孔目前公司的工艺不推荐，在此只作分析，首先，我们分别计算了VCC3.3V到电容管脚的引线和过孔的电感，图1－6得到以下5组数据（单位：亨利）：L0012.82101E-010L0022.70197E-010L0038.36196E-010L0049.23669E-010L0053.65286E-010为了尽量减小引线电感，在设计中我们可以优先采用第2种引线方式，其中第4种引线方式在传统的PCB设计中广泛采用，由于这种引线方式会带来较大的引线电感，建议在高速PCB设计中尽量不要采用。接下来，我们对电源/地的回路作进一步分析，提取了第二种引线方式的SPICE子电路，得到的结果如下：VCC3.3V到电容PIN1的子电路为：.subcktcap_2_via_vcc123C001431.27114E-010V00115DC0L001561.39697E-010R001640.00663062V00247DC0L002781.39697E-0106R002820.00663062.ENDScap_2_via_vcc电容PIN2到GND的子电路为：.subcktcap_2_via_gnd123C001431.28742E-010V00115DC0L001562.75467E-010R001640.00513052V00247DC0L002782.75467E-010R002820.00513052.ENDScap_2_via_gnd通过以上过程，我们得到了回路所有构件的RLC参数，由此我们可以建立以下电流回路，如图1－7所示。VCC3.3V-----子电路1-----pin1-----电容（C/ESL/ESR）-----pin2-----子电路2-----GNDSUBCKT1CAPESL/ESR/CSUBCKT2VCCGND图1－7定义各部分子电路的连接关系，我们可以得出电容和引线/过孔对结果的影响，取电容值为：1000pf；ESL=5E-10；ESR=0.065（AVX），得到无引线电容和考虑过孔与引线电容的频率响应曲线如图所示，其中红色曲线为无引线电容的阻抗－频率曲线，兰色曲线为有引线/过孔的阻抗－频率曲线，我们可以得出分析结果如图1－8所示。1）由于引线及过孔的分布参数存在，电容的谐振点会向低频率漂移；2）由于在电源地之间加入了电容、引线及过孔，会带来新的谐振点，在设计中必须充分加以考虑。7图1－83、电源完整性仿真电容的建库问题：根据公司现有的电容库，我们选择出一部分常用于PI仿真的电容如下表（参数取自AVX）：cCESLESRX7R0.1u5E-100.0350.01u5E-100.0974700p5E-100.1343300p5E-100.1572200p5E-100.1861000p5E-100.261NPO1000p5E-100.065470p5E-100.09330p5E-100.1220p5E-100.125100p5E-100.17568p5E-100.2068表1－1由上表的参数，得到如下的无引线电容的阻抗－频率曲线，如图1－9所示。图1－9考虑引线与过孔的影响，可以推算出电容加上两端引线和过孔的阻抗－频率响应曲线，如图1－10所示：9图1－10图1－11反映了有引线/过孔的电容（绿色曲线）和无引线/过孔电容（红色曲线）的阻抗－频率特性的比较，可以看出电容的谐振点有向下漂移的趋势。图1－114、电源完整性分析软件对电容分布参数的计算：使用SIWAVE也可以分析出电容的引线及过孔的电感对谐振点的影响，将上面的例子转换成siw文件，加入上述参数的电容（NPO1000pf），设定PORT，得到如图1－12的阻抗-频率曲线。10图1－12从图1－12可以看出：SIWAVE计算阻抗时已经考虑了引线及过孔的影响，1000pf电容的谐振点已经由225MHz向下漂移到150MHz左右。【仿真电容问题总结】1）电容的建模问题是PI仿真非常重要的一步，目前公司采用的电容厂家很多，参数不一致，影响PI仿真结果的准确性。一般国内的电容厂家的ESL/ESR值很难提供，可以借助于仪器测量得到参数；2）在PCB上完成电容引线时，应该以最小ESL为原则，如：加粗引线，加大过孔等，尽量减小分布电感对谐振点的影响；3）可以适当采用电容组合；4）对高频段采用小电容要慎重，以防引线/过孔电感造成实际谐振点的向低漂移与产生新的谐振点（反谐振），高频段应该以改进与优化PCB设计为原则。二、高速PCB的信号电源完整性分析与EMI控制PCB板上存在有两个主要辐射源。第一是来自顶层和底层的传输线。假设这些线相对应的参考平面是理想的，那么它们的差模辐射是可以根据导线电流计算得到的。对于顶层和底层的传输线，尤其是时钟，应避免1/4波长的走线；第二个源就是边缘辐射。电磁场从激发区域11经过电源地平面间传播到边缘，在那里产生辐射。平面上存在的任何过孔、不连续阻抗等，都将转变为电源/地噪声和边缘辐射，因此，边缘辐射直接和电源/地噪声和电源完整性相关。一块具有良好信号完整性的PCB很自然的具有较低的电源/地噪声和较低的边缘辐射。下面结合高速PCB的SI和设计过程和本人在设计中积累的经验，介绍一些通用的设计规则和值得注意的设计要点：1、信号的过冲与振铃：信号质量是我们首要关注的问题，信号的过冲与振铃会带来一系列可靠性问题，在EMI的测试方面，数据/地址等信号线的过冲与振铃是辐射背景噪声的主要贡献者。图2－1解决信号过冲与振铃问题的主要手段是端接，选用适当的拓扑结构等。在我们进行高速系统级仿真时，往往常常分析的问题是：当CPU通过总线，接插件，板间级连，PCB走线和多个对象通讯时，在不同对象个数、不同信号传输方向的情况下，系统的各个接收端波形会产生很大的差异，采用适当的端接策略可以解决这些SI问题，下面举例说明：12图2－2图2－2是一个典型的CPU通过板级互连的点到多点拓扑结构图，在源端已经加匹配电阻端接，以下是CPU发送，IOP5接收，在不同负载的条件下，IOP5的接收波形，图2－3是IOP6不用，其余3个接收端使用的情况下，IOP5的接收波形，可以看出，接收端有明显的过冲。图2－3解决的方法有：更改拓扑结构、调整PCB走线的线长，阻抗、更换器件、调整端接方案等。通过改变图2－2的拓扑结构的端接电阻的位置,得到拓扑结构图2－4,我们得到当IOP6不用，其余3个接收端使用的情况下，IOP5的接收波形,见图2－5。13图2－4比较图2－3和图2－5可以看出，信号的单调性(monotonic)，过冲(Overshoot,undershoot)等方面已经得到了明显的改善，同时，时序的改善也是显而易见的。图2－52、时钟电路的处理时钟电路的设计和EMI问题切切相关，高速PCB的时钟电路的设计必须遵循严格的设计原则保证SI和PI的要求，由于时钟的周期性，在远场表现为离散的频谱，EMI超标的部分往往14是时钟或时钟的谐波，时钟对远场EM