基于-CMOS-工艺的全芯片-ESD-保护电路设计

11微电子技术课程设计任务书及报告（论文）题目基于CMOS工艺的全芯片ESD保护电路设计学院通信与电子工程学院专业班级电信141学号2014134061学生姓名邹升华2微电子技术课程设计任务书题目基于cmos工艺的全芯片esd保护电路设计题目类型□设计□论文□其他学院通信与电子工程学院专业班级电信141任务要求（题目来源、应完成的主要内容、基本要求及成果形式、应收集的资料及主要参考文献等）题目来源：随着如今IC工艺由微米量级向纳米量级过渡，制程进一步提升，单个器件所能承受的静电电压/电流值持续减小。另外低压、射频等特殊运用又对芯片静电防护提出了新的要求。在过去的一份统计中，每年半导体产业由于ESD/EOS问题所带来的经济损失就高达数百亿美元。主要内容：介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB0.6μmCMOS工艺上设计了测试芯片。基本要求：对ESD保护器件有7个基本要求:1)能为静电提供有效的(快速低阻)泄放通路;2)通过正常的I/O信号时不工作;3)引入较低的电容、电阻;4)在保证健壮性的同时,尽可能减小面积;5)对锁闭(latchup)有较高的免疫;6)尽量不增加掩模,不修正工艺步骤,与普通工艺保持兼容;7)有较高的耐压能力成果形式;仿真结果主要参考文献：[1]向洵，刘凡，《基于C1VIOS工艺的全芯片ESD保护电路设计》，2010[2]何林峰《基于CMOS工艺的全芯片ESD设计》[3]陈志钧《CMOS集成电路ESD保护技术的研究和设计》[4]姜玉稀，曹家麟《深亚微米CMOS工艺下全芯片ESD设计与仿真的研究》[5]王怡飞，郭立《CMOS片上ESD保护电路设计研究》3基于CMOS工艺的全芯片ESD保护电路设计摘要:介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB0.6μmCMOS工艺上设计了测试芯片。测试结果表明,芯片的ESD失效电压达到5kV。关键词:CMOS;ESD;全芯片ESD保护Abstract：CharacteristicsandoperationalprincipleofESDprotectiondeviceswerepresented.BasedontheanalysesofESDdischarge,methodsfordesigningallchipESDprotectioncircuitwasdescribed,imcludingtheusageofESDprotectiondeviceandthedesignofelectrostaticdischargepath.TestchipwasfabricatedinXFAB's0.6μmCMOSprocess.TestresultsshowedthattheESDfailurevoltagereachedupto5kV.Keywords:CMOS;ESD;AllchipESDprotection1引言静电是一种普遍存在与大自然中的现象。在正确认识分子和原子结构以前，人们对静电的认识来主要自于生活经验，比如用毛皮摩擦橡胶棒或丝绸摩擦金属棒能够吸引/排斥不同的带电物体。无处不在的静电时时刻刻地影响着人类的生产生活，人们对静电所带来不利影响的认识，甚至要早于对静电本身机理的认识。早在工业社会前的欧洲，就有因为在干燥冬季时人体毛发产生静电导致面粉磨坊爆炸的案例。电力革命后的数百年，人类开始理解、利用电子，并开始正确认识静电产生机理，提出了一系列防静电的防护方案(如空气加湿，使用防静电的地毯等)，有效保障了一些敏感机械设备或仪器(在固定环境下)的正常运行。随着电子信息时代的到来，过去需要在特定环境下才能使用的大型精密电子设备开始小型化，走向每个人的家庭、办公室，甚至每个人的口袋中。使用环境的多样化对静电防护工作提出了更高的要求:由于电子设备使用环境的多样性和随机性，企图通过从产生源头利用“堵”的方式消除静电变得十分困难。于是工程师们另辟蹊径，利用在目标电路外增加静电放电回路的方式，在终端将静电带来的电荷“梳”走。这在一定程度上减少了静电对电子设备的影响。随着电子工业的迅猛发展，集成化的芯片开始逐渐代替过去的板级电路成为电子行业中的主角。但集成电路工艺的线宽较小，单器件尺寸小，电场密度高，这就注定了集成电路芯片相较于板级电路有着更弱的静电承受能力。而且随着如今IC工艺由微米量级向纳米量级过渡，制程进一步提升，单个器件所能承受的静电电压/电流值持续减小。另外低压、射频等特殊运用又对芯片静电防护提出了新的要求。在过去的一份统计中，4每年半导体产业由于ESD/EOS问题所带来的经济损失就高达数百亿美元。按照如今医院、高铁、飞机等公共服务设施中芯片使用的广泛程度，就算其中有万分之一的芯片受到静电的破坏而失效，都将造成恶劣的后果，对人们的生产生活甚至生命带来严重威肋。所以对于芯片静电保护的研究，既是一个工程问题，也是一个经济问题，也是一个关乎生命安全的问题。随着CMOS集成电路产业的高速发展,工艺尺寸越来越小,单位面积芯片上集成的晶体管越来越多,极大地提高了集成电路的运算速度,同时也降低了单个芯片的制造成本。但是,工艺的进步和尺寸的缩小使ESD问题变得日益严峻。ESD保护电路的设计是用具有足够泄放电流能力和健壮性的器件为ESD放电提供快速的泄放路径,以保护内部电路不被损坏。本文首先介绍对ESD器件的要求,然后介绍各种ESD放电情况,以及内部电路的ESD损坏机制;最后,基于XC06工艺,针对各种放电情况,进行ESD保护电路设计。1.1ESD的概念在介绍芯片的ESD防护方法之前，先简要介绍一下静电的相关概念。当两个功函数不同的物体接触、摩擦，并迅速分离后，在这两种物体的表面会分别产生电量相等、极性相反的电荷。如果其中一种物体是导体，那么在其接地之前它都会携带这些自由电子而带负电;接地后这些自由电子就会移动走，该物体恢复电中性。而对于绝缘体，由于自由电子移动到了导体上，不能移动的质子所带的正电使得整个物体带电极性为正。这个过程我们称之为静电充电。根据产生方式和对芯片影响的不同，我们一般将这些静电所产生的问题分为两类:ESD和EOS。ESD（ElectrostaticDischarge)，即静电放电。ESD事件一般伴随着极高的电压(数十伏特至上万伏特)和极大的电流(数安培到数十安培)。但一般来说ESD事件持续时间较短，在几十到几百纳秒范围内，因此单次ESD事件的总能量在mJ(微焦)量级。考虑到目前纳米量级的半导体工艺尺寸，这样大小的能量足以使半导体发生击穿、金属线熔断，或使栅氧击穿。相较而言，EOSCElectricalOverstress)事件所涉及的电压幅值较低，电流级别与ESD相仿(安培量级)，但持续时间更长(数微秒甚至是毫秒或更长)。因此单次EOS事件的总能量要比ESD事件大几个数量级，造成破坏的程度也更大。因此，本文则是主要着眼于电路或系统中的ESD进行讨论。2ESD保护器件2.1CMOS工艺下常用ESD保护器件分析CMOS(ComplementaryMetal-Oxide-Semiconductor)即互补式金属氧化物半导体，发明于1963年。在1968年CMOS工艺开始被引入集成电路生产与设计之中。自此之后CMOS工艺就一直在半导体领域承担着举足轻重的作用。其有着高性能，低漏电，工艺线5宽容易控制的特点。在从微电子向纳米电子过渡的今天，CMOS工艺依然焕发着活泼的生机。对于CMOS工艺下的ESD保护来讲，机会与挑战并存。一方面，多年以来CMOS工艺的广泛使用使得非常多优秀的工程师对基于此种工艺的ESD防护方案做出了许多有意义的研究，留下了诸多相关的ESD设计经验和方法论，很多经典的方案沿用至今。另一方面，由于CMOS工艺本身的特殊性，例如工艺进步导致的栅漏电增大等因素，使得人们不得不重新审视很多成熟的ESD设计方案在新时代CMOS工艺下的合理性。并且部分在老工艺下得到充分验证的ESD保护结构，在新工艺中将占用大量的版图面积，并引入了诸多寄生效应和噪声源;大尺寸的ESD放电器件带来了大量漏电，提高了芯片的静态功耗。这些问题事实上在一定程度上抵消了CMOS工艺线宽减小所带来的成本降低和性能提高。因此CMOS工艺下的ESD保护依旧是一个值得研究的对象。2.2ESD保护器件的要求进行ESD保护电路设计,首先要选择适当的器件,以构建ESD电流泄放通路。通常,对ESD保护器件有7个基本要求:1)能为静电提供有效的(快速低阻)泄放通路；2)通过正常的I/O信号时不工作；3)引入较低的电容、电阻；4)在保证健壮性的同时,尽可能减小面积；5)对锁闭(latchup)有较高的免疫；6)尽量不增加掩模,不修正工艺步骤,与普通工艺保持兼容；7)有较高的耐压能力[3]。其中,1、2、5项为基本要求；3、4项是一致的,增加面积必然导致电容的增加,实际设计时,需要对ESD防护等级和芯片的性能进行折中；对于第6项要求,在普通工艺能达到ESD设计要求的情况下自然满足,但是,先进工艺中,LDD与自对准硅化物(Salicide)使得在设计ESD保护电路时往往不得不增加SAB、ESD注入;如果要求设计满足第6项,则ESD保护电路仅能使用普通器件,如果要满足第7项的要求,则可能要增加SAB、ESD注入,或者需要制造其他高压器件的工艺。3ESD放电模式与泄放路径ESD放电基本分为五种情况:1)I/O到电源的正负静电;2)I/O到地的正负静电;3)I/O之间的正负静电;4)电源到地的正负静电;5)不同类型电源之间以及不同类型地之间的正负静电。3.1I/O引出端与VDD在ESD测试中,所有的I/O引出端分别对VDD打三次正电、三次负电,每次打ESD的间隔时间为1s(mil-std-883)。打ESD时,除了被打ESD的引出端和电源引出端以外,所有的引出端全部悬空,类型相同的VDD引出端测试时连在一起接地,如果有多个类型电源,则分别对各种类型电源进行I/O引出端到电源的ESD测试。6根据图1进行分析,I/O焊盘(PAD1或PAD2)对电源VCC打正电时,ESD电流可以直接沿箭头方向流入VCC焊盘;打负电时,如果I/O焊盘到电源的ESD保护器件是双向的,则负电荷直接从I/O焊盘流入电源,即电流从电源流入I/O焊盘,如果ESD保护器件是单向的,则电流从电源通过电源到地的箝位流入地线,再通过I/O焊盘到地的ESD保护器件流入I/O焊盘。I/O引出端到GND的电流泄放路径与到电源的情况类似。3.2I/O引出端与I/O引出端I/O引出端之间互打ESD,依次将每个I/O引出端对其他所有I/O引出端进行放电测试。图1中,PAD1对PAD2打正电时,静电电流泄放路径如图中虚线所示,电流流过PAD1到电源的ESD保护器件,再流过电源到地的箝位电路,最后经过地线从GND到PAD2的ESD保护器件流到PAD2。3.3VDD引出端与GND引出端电源到地打正电时,电流由电源到地的PowerClamp电路流到地;电源到地打负电时,电流由电源到地的反向二极管从地流向电源。不同类型电源之间打ESD时,电流通过连接不同类型电源的背靠背二极管泄放,即图1中的VCCtoVCCPath和VSStoVSSPath;不同类型地之间也是一样。4全芯片ESD电路保护设计通过对ESD器件和ESD电流泄放路径的研究,本文基于XFABXC06标准CMOS工艺,进行全芯片ESD保护电路设计。系统结构如图2所示,主要包括:输入级保护电路、输出级保护电路、电源箝位、电源到地的反向二极管、不同电源之间的二极管。ESD保护电路使用单向导通器件(二极管或有寄生二极管的器件)和强大的电源到地箝位电路,通过低阻电源线与地线连接,为各种ESD放电情况提供有效的泄放路径。74.1输入级ESD保护