FPGA应用开发实验指导书6

IFPGAFPGAFPGAFPGA应用开发1实验一QuartusQuartusQuartusQuartusIIIIIIII软件操作((((二))))一、实验目的(1)掌握QuartusII文本输入法设计电路的步骤。(2)掌握QuartusII混合输入法进行电路层次化设计。(3)掌握在QuartusII中调用ModelSim进行仿真二、实验内容及步骤1.QuartusII文体输入法设计电路实例首先要建立设计项目。第1步：打开QuartusII。第2步：新建一个空项目。执行File-NewProjectWizard命令，进入新建项目向导。如图4-1所示，填入项目的名称，默认项目保存路径在Quartus安装下，也可修改为其他地址，视具体情况而定。图4-1新建项目向导第3步：执行Next，进入向导的下一页进行项目内文件的添加操作，如果没有文件需要添加，则直接按Next即可。第4步：指定CPLD/FPGA器件，如图4-2所示，选择芯片系列为“CycloneII”，型号为“EP2C35F672C6N”。选择型号时，可直接在列表框中查找，也可通过指定封装方式（Package）为“FBGA”、引脚数（Pincount）为“672”以及速度等级（Speedgrade）为“6”这3个参数值来进行筛选。2图4-2器件选择第5步：向导的后面几步不做更改，直接按Next即可，最后按Finish结束向导。到此即完成了一个项目的新建工作。第6步：新建一个VerilogHDL文件。由于之前建立的项目还是一个空项目，所以接着需要为项目新建文件。执行File-New命令，在“DeviceDesignFiles”选项页中选择“VerilogHDLFile”,然后点击OK按钮。这时自动新建一个名为Verilog1.v的文档，执行File-SaveAs命令，将文档另存为and2gate.v文件，结果如图4-3所示。图4-3新建VerilogHDL文件3第7步：代码输入。在and2gate.v代码编辑窗口内输入以下代码：moduleand2gate(y,a,b);inputa,b;outputy;regy;always@(aorb)y=a&b;endmodule第8步：代码的语法检查和编译。……（略）此处与第三部分第一个实验（QuartusII图形输入软件操作）步骤中第11步～第20步一样。其中引脚分配参考表4-1。表4-1引脚分配第9步：程序下载（配置FPGA）。用USB连接线连接DE2的USBBlaster端口和电脑即可进行程序的下载。在DE2平台上，可以对FPGA进行两种模式配置：一种是JTAG模式，通过USBBlaster直接配置FPGA，但掉电后，FPGA中的配置内容会丢失，再次上电需要用电脑重新配置；另一种是在AS模式下，通过USBBlaster对DE2平台上的串行配置器件EPCS16进行编程，平台上电后，EPCS16会自动配置FPGA。通过DE2平台上的SW19选择配置模式，SW19置于RUN位置，即选择JTAG模式配置；置于PROG位置，则选择AS模式对EPCS16进行编程。JTAG模式配置：1)用USB连接线连接DE2和电脑，将SW19置于RUN位置。选择Tools-Programmer命令，打开配置窗口，如图4-4所示。图4-4下载配置窗口2)图中第一列显示“NoHardware”，说明未指定硬件设备，单击HardwareSetup按钮，打开硬件设置窗口，如图4-5所示。双击列表框中的USB-Blaster，然后点击Close按钮，完成硬件设置。信号FPGA引脚DE2板上器件aPIN_N25SW0bPIN_N26SW1yPIN_AE22LEDG04图4-5硬件设置窗口3)从图4-6可以看出，硬件已经设置完成，而且待配置的文件也已经在文件列表中。然后选中Program/Config选项，单击Start按钮，开始编程。编程结束后，即可在DE2上验证，将SW0和SW1置于1的位置，可以看到LEDG0灯亮。图4-6下载配置窗口AS模式配置：1)首先需要设置串口配置器件，选择Assignments-Settings命令，打开设置窗口如图4-7所示。5图4-7串口配置器件设置窗口2)单击Device&PinOptions..按钮，打开器件及引脚选项窗口，如图4-8所示。切换到Configuration页。在ConfigurationDevice下拉框中选择“EPCS16”，单击OK按钮结束配置。图4-8器件及引脚选项窗口63)将DE2上的SW19置于PROG位置。重新选择Tools-Programmer命令，打开编程窗口，在Mode下拉框中选择“ActiveSerialProgramming”，这时会弹出图4-9所示的对话框，提示是否清除现有编程器件，选择“是”即可。图4-9提示对话框4)接着需要重新添加配置文件，单击AddFiles按钮，添加and2.pof配置文件。选中Program/Config选项，如图4-10所示。单击Start按钮，开始编程。编程结束后，将SW19置于RUN位置，再进行测试。图4-10下载配置窗口2混合输入法完成层次化设计实例采用混合输入法完成由与门和三态门组合成的三态与门。(1)三态门电路中共有2个输入信号：数据输入信号din和三态使能信号en。还有一个输出信号dout。三态门的逻辑功能是：当en='1'时，dout=din；当en='0'时，dout='Z'。VerilogHDL程序如下：moduletrigate(dout,din,en);inputdin,en;outputdout;regdout;always@(enordin)beginif(en)dout=din;elsedout=1'bZ;endendmodule实验步骤如下：7第1步：在前面那个项目的基础上新建一个verilogHDL文件，起名为trigate.v，并输入上面的源程序。第2步：在项目导向（ProjectNavigator）窗口中，如图4-11所示。选择文件（Files）管理页面，点开DeviceDesignFiles项，右击trigate.v文件，选择“SetasTop-LevelEntity”选项。目的是将trigate.v文件设为项目的顶层实体。图4-11项目导向（ProjectNavigator）窗口第3步：对源程序进行语法检查，直到程序无误。第4步：功能仿真，新建矢量波形图，起名为trigate.vwf，仿真结果如图4-12所示。图4-12仿真结果第5步：按照表4-2进行引脚分配。重新编译，并下载。表4-2引脚分配(2)三态与门利用前面已完成的与门和三态门组合成一个三态与门。与前面两个例子不同的是，在这里不是采用文本编辑器完成设计输入，而是采用图形编辑器。QuartusII的原理图输入设信号FPGA引脚DE2板上器件dinPIN_N25SW0enPIN_N26SW1doutPIN_AE22LEDG08计法可以与传统的数字电路设计法接轨，即把传统方法得到的设计电路的原理图,用EDA平台完成设计电路的输入、仿真验证和综合,最后编程下载到可编程逻辑器件(FPGA/CPLD)或专用集成电路(ASIC)中。在EDA设计中,不必进行传统电路设计过程的布局布线、绘制印刷电路板、电路焊接、电路加电测试等,从而提高了设计效率,降低了设计成本,减轻了设计者的劳动强度。然而,原理图输入设计法的优点不仅如此,它还可以方便地实现数字系统的层次化设计,这是传统设计方法无法比拟的。层次化设计也称为自底向上的设计，即将一个大的设计项目分解为若干个子项目或若干个层次来完成。先从底层的电路设计开始,然后从高层次的设计中逐级调用低层次的设计结果，直至顶层系统电路的实现。对于每个层次的设计结果,都经过严格的仿真验证,以尽量减少系统设计中的错误。每个层次的设计均可以用原理图输入法实现,也可以用其他方法(如HDL文本输入法)实现,这种方法称为混合设计输入法。层次化设计为大型系统设计及SOC或SOPC的设计提供了方便、直观的设计途径。操作步骤如下：第1步：首先将上述两个VerilogHDL文件生成为符号（Symbol），以供后续步骤使用。在图4-13所示的项目导向（ProjectNavigator）窗口中，右击and2gate.vhd，选择CreateSymbolFilesforCurrentFile命令，即生成了and2gate符号。用同样的方法生成trigate符号。图4-13项目导向（ProjectNavigator）窗口第2步：新建一个图形文件。选择File-New命令，选择“Diagram/SchematicFile”，点击OK按钮完成。将该图形文件另存为tri_and_gate.bdf。图形编辑窗口如图4-14所示，窗口左边是图形编辑工具条。9图4-14图形编辑窗口第3步：在图形编辑窗口的空白处双击，打开符号库，如图4-15所示。展开Project项，可以看到有两个之前生成的符号分别是and2gate和trigate。选择and2gate，单击OK按钮，该符号就会出现在图形编辑窗口，单击左键即在窗口内放置该符号。用同样的方法放置trigate符号。图4-15符号库第4步：再次打开符号库，在name输入栏中输入“input”，符号库自动在库中找到输入（input）符号，并选中“Repeat-insertmode”点击OK按钮，如图4-16所示。可反复在编辑窗口中放入输入符号，直到单击右键取消放置为止。由于输入信号一共有3个，所以需要放入3个输入符号，并将3个输入符号命名为dina、dinb和en。用同样的方法放置1个输出（output）符号，并命名为dout。再选择工具栏中的按钮，将各符号连接起来，结果如图４-17所示。10图4-16input输入端符号图4-17三态与门原理图第5步：保存图形文件，并将tri_and_gate.bdf设置为顶层实体。再次编译项目文件，并进行功能仿真，仿真结果如图4-18所示。图4-18仿真结果第6步：按照表4-3分配引脚，重新编译并下载验证。表4-3引脚分配113.在QuartusII中调用ModelSim进行仿真(1)QuartusII的相关设置1)在QuartusII中指明仿真工具及路径在QuartusII中执行Tools\Options,打开EDAToolOptions选项卡。我们使用ModelSim进行仿真，所以在ModelSim对应的LoctionofExecutable中选择ModelSim的安装路径E:\Modelsim\win32（视具体情况而定）,如图4-19所示。图4-19ModelSim的安装路径2)在QuartusII中编译所需的元器件库①在ModelSim安装路径E:\Modelsim中新建文件夹modelsimSE_lib,用于存放编译的文件。②在QuartusII中执行Tools\LaunchEDASimulationLibraryCompiler,在打开的界面中Executablelocation一项选择ModelSim的安装路径E:\Modelsim\win32，在Avaliablefamilies中根据自己需要选择可能用的到器件系列，如cyclone、stratix等；在这里可以多选择一些，以备后用，并且一次编译后，以后就不用在编译了。LibraryLanguage一项勾选Verilog；Outputdirectory选择E:\Modelsim\modelsimSE_lib;设置好的界面如图4-20所示。信号FPGA引脚DE2上的器件dinaPIN_N25SW0dinbPIN_N26SW1enPIN_P25SW2doutPIN_AE22LEDG012图4-20元器件库编译设置窗口③在图4-20所示界面中点击StartCompilation,开始编译。④编译完成后如图4-21所示，依次点击确定、close。图4-21仿真库编译状态(2)在QuartusII中建立工程及仿真