简化的RISC-CPU设计

0第十七章简化的RISCCPU设计前言：在前面的各章中我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的组合逻辑和有限状态机的设计，其中EEPROM读写器的设计，可以算是一个较复杂的嵌套的有限状态机的设计，它是根据我们已完成的实际工程项目，为达到教学目标而改写的，已很接近真实的设计。在本章中，我们将介绍另一个经过简化的用于教学目标的精简指令集（RISC）CPU的构造原理和设计方法。作者相信读者参考书上的程序和解释，经过自己的努力，就可以独立完成该CPU核的设计和验证，从而学习Verilog设计方法，并由此逐步掌握这种利用硬件描述语言的高层次设计方法。17.1课题的由来和设计环境介绍：在本章中，我们将通过自己动脑筋，设计出CPU的软核和固核。这个CPU是一个简化的专门为教学目的而设计的RISC_CPU。在设计中我们不但关心CPU总体设计的合理性，而且还使得构成这个RISC_CPU的每一个模块不仅是可仿真的也都可以综合成门级网表。因而从物理意义上说，这也是一个能真正通过具体电路结构而实现的CPU。为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真,我们把寻址空间规定为8K（即13位地址线）字节。下面让我们一步一步地来设计这样一个CPU，并进行RTL仿真、经过综合、布局布线后，再次进行一次仿真，从中我们可以体会到这种设计方法的潜力。本章中的VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的NC-Verilog环境、SynopsysVCS、Mentor公司的ModelSim6.1等环境下用Verilog语言进行了仿真。同时我们分别用Synplify、AlteraQuartusII等工具，针对不同的FPGA进行了综合。顺利地通过RTL级仿真、综合后门级逻辑网表仿真以及布线后的门级结构电路模型仿真。这个CPU模型只是一个教学模型，设计也不一定很合理，只是从原理上说明了简单的RISC_CPU是如何构成的。本章的内容是想达到以下四个目的：1）学习RISCCPU的基本结构和原理；2）了解VerilogHDL仿真和综合工具的潜力；2）展示Verilog设计方法对软/硬件联合设计和验证的意义；3）学习并掌握一些常用的Verilog语法和验证方法。作者也希望本章的内容能引起对CPU和复杂数字逻辑系统设计有兴趣的电子工程师们的注意，加入我国集成电路的设计队伍，提高我国电子产品的档次。由于作者的经验与学识有限，不足之处敬请读者批评、指正。17.2.什么是CPU？CPU即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：1)将数据和程序（即指令序列）输入到计算机的存储器中。2)从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件执行程序，使其有条不紊地进行。因此它必须具有以下基本功能：a)取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。b)分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作命令。c)执行指令：根据分析指令时产生的操作命令形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。将其功能进一步细化，可概括如下：1)能对指令进行译码并执行规定的动作；2)可以进行算术和逻辑运算；3)能与存储器，外设交换数据；14)提供整个系统所需要的控制；尽管各种CPU的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。由功能分析，可知任何一种CPU内部结构至少应包含下面这些部件：1)算术逻辑运算部件（ALU），2)累加器，3)程序计数器，4)指令寄存器，译码器，5)时序和控制部件。RISC即精简指令集计算机（ReducedInstructionSetComputer）的缩写。它是一种八十年代出现的CPU，与一般的CPU相比不仅只是简化了指令系统，而且是通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。从实现的途径看，RISC_CPU与一般的CPU的不同处在于：它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快得多，因为这样做省去了读取微指令的时间。RISC_CPU也包括上述这些部件，下面就详细介绍一个简化的用于教学目的的RISC_CPU的可综合VerilogHDL模型的设计和仿真过程。17.3.RISCCPU结构RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。我们可把它分成八个基本部件来考虑：1)时钟发生器2)指令寄存器3)累加器4)算术逻辑运算单元5)数据控制器6)状态控制器7)程序计数器8)地址多路器各部件的相互连接关系见图17.1。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构和逻辑关系在下面的小节里逐一进行介绍。2图17.1RISC-CPU中各部件的相互连接关系INSTRUCTIONREGISTERDATA[7:0]OPCODE[2:0]IR_ADDR[12:0]RSTopc_iraddr[15:0]RSTENADATA[7:0]OPC_IRADDRS[15:0]CLKCLKCLKFETCHALU_ENACLKCLKGENALU_OUT[7:0]ACCUMENAACCUM[7:0]CLKRSTDATA[7:0]OPCODE[2:0]ACCUM[7:0]ZEROALUALU_OUT[7:0]OPCODE[2:0]DATA[7:0]INC_PCDATA_ENADATACTLDATA_ENAIN[7:0]DATA[7:0]ZEROHALTLOAD_IRWRRDLOAD_ACCCONTROL(MACHINECTLMACHINE)LOAD_ACCINC_PCRDWRLOAD_PCCLKRSTFETCHZEROOPCODE[2:0]LOAD_IRDATACTL_ENAHALTADDR[12:0]IR_ADDR[2:0]LOAD_PCADRADDR[12:0]FETCHPC_ADDR[12:0]IR_ADDR[12:0]PC_ADDR[12:0]COUNTERCLOCKLOADIR_ADDR[12:0]PC_ADDR[12:0]RSTREGISTERDATA[7:0]ACCUM[7:0]317.3.1时钟发生器时钟发生器clkgen利用外来时钟信号clk来生成一系列时钟和控制信号：clk、fetch、alu_ena送往CPU的其他部件。其中fetch是控制信号，clk的八分频信号，当fetch高电平时，使clk能触发CPU控制器开始执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk信号用作指令寄存器、累加器、状态控制器的时钟信号。alu_ena则用于控制算术逻辑运算单元的操作。时钟发生器clkgen的波形见下图2所示：其VerilogHDL程序见下面的模块：//-----------------------------------------clk_gen.v的开始----------------------------`timescale1ns/1nsmoduleclk_gen(clk,reset,fetch,alu_ena);inputclk,reset;outputfetch,alu_ena;wireclk,reset;regfetch,alu_ena;reg[7:0]state;parameterS1=8'b00000001,S2=8'b00000010,S3=8'b00000100,S4=8'b00001000,S5=8'b00010000,S6=8'b00100000,S7=8'b01000000,S8=8'b10000000,idle=8'b00000000;always@(posedgeclk)if(reset)beginfetch=0;alu_ena=0;state=idle;endelse图2时钟发生器clkgen的波形clkfetchalu_enaRESETRESETCLKCLKCLKGENALU_ENAFETCHCLKCLKALU_ENAFETCH图1.时钟发生器4begincase(state)S1:beginalu_ena=1;state=S2;endS2:beginalu_ena=0;state=S3;endS3:beginfetch=1;state=S4;endS4:beginstate=S5;endS5:state=S6;S6:state=S7;S7:beginfetch=0;state=S8;endS8:beginstate=S1;endidle:state=S1;default:state=idle;endcaseendendmodule//-----------------------------------------clk_gen.v的结束----------------------------由于在时钟发生器的设计中采用了同步状态机的设计方法，不但使clk_gen模块的源程序可以被各种综合器综合，也使得由其生成的fetch、alu_ena在同步性能上有明显的提高，为整个系统的性能提高打下了良好的基础。517.3.2指令寄存器顾名思义，指令寄存器用于寄存指令。指令寄存器的触发时钟是clk，在clk的正沿触发下，寄存器将数据总线送来的指令存入高8位或低8位寄存器中。但并不是每个clk的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过ena口输入到指令寄存器。复位后，指令寄存器被清为零。每条指令为2个字节，即16位。高3位是操作码，低13位是地址。（CPU的地址总线为13位，寻址空间为8K字节。）本设计的数据总线为8位，所以每条指令需取两次。先取高8位，后取低8位。而当前取的是高8位还是低8位，由变量state记录。state为零表示取的高8位，存入高8位寄存器，同时将变量state置为1。下次再寄存时，由于state为1，可知取的是低8位，存入低8位寄存器中。其VerilogHDL程序见下面的模块：//--------------------------------------------------------------------`timescale1ns/1nsmoduleregister(opc_iraddr,data,ena,clk,rst);output[15:0]opc_iraddr;input[7:0]data;inputena,clk,rst;reg[15:0]opc_iraddr;regstate;always@(posedgeclk)beginif(rst)beginopc_iraddr=16'b0000_0000_0000_0000;state=1'b0;endelsebeginif(ena)//如果加载指令寄存器信号load_ir到来，begin//分两个时钟每次8位加载指令寄存器casex(state)//先高字节，后低字节图3指令寄存器模块DATA[7:0]RSTENACLKopc_iraddr[15:0]REGISTERINSTRUCTIONREGISTERDATA[7:0]LOAD_IRCLKRESETOPCODE[2:0]IR_ADDR[12:0]61'b0:beginopc_iraddr[15:8]=data;state=1;end1'b1:beginop