CPSK调制解调器设计

1、设计要求设计CPSK调制解调器，对波形进行仿真分析。2、设计原理所谓绝对调相即CPSK，是利用载波的不同相位去直接传送数字信息的一种方式。对二进制2CPSK，若用相位π代表“0”码，相位0代表“1”码，即规定数字基带信号为“0”码时，已调信号相对于载波的相位为π；数字基带信号为“1”码时，已调信号相对于载波相位为同相。按此规定，2CPSK信号的数学表示式为”码为“”码为“0)2cos(1)2cos(002tfAtfAucccpsk式中为载波的初相位。受控载波在0、π两个相位上变化。3、CPSK调制与解调方框图CPSK调制方框图如图1所示。图1CPSK调制方框图CPSK解调方框图如图2所示，图2CPSK解调方框图4、程序设计4.1CPSK调制VHDL程序FPGAclkstart调制信号计数器q判决基带信号FPGACLKSTART基带信号计数器0相载波π相载波二选一开关调制信号程序设计思路：clk为系统时钟，Start为选通信号，x为基带信号，y为已调制输出信号。先用2位计数器产生两个相位相差90度的载波信号f1，f2。当基带信号x为‘1’时，输出信号y为f1。当基带信号x为‘0’时，输出信号y为f2。由于f1内部信号时序仿真时会被软件优化掉，为了能观测到f1波形，特地引出f3口，f1输出到f3以便观察。最后是例化，可以与解调端连接起来仿真。具体程序如下：libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycpskisport(clk:instd_logic;start:instd_logic;x:instd_logic;y:outstd_logic;f3:outstd_logic);endcpsk;architecturebehavofcpskissignalq:std_logic_vector(1downto0);signalf1,f2:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thenifstart='0'thenq=00;elsifq=01thenf1='1';f3=f1;f2='0';q=q+1;elsifq=11thenf1='0';f3=f1;f2='1';q=00;elsef1='0';f3=f1;f2='1';q=q+1;endif;endif;endprocess;process(clk,x)beginifclk'eventandclk='1'thenifq(0)='1'thenifx='1'theny=f1;elsey=f2;endif;endif;endif;endprocess;endbehav;调制器生成的RTL电路如下：4.2CPSK解调VHDL程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt4isport(clk:instd_logic;start:instd_logic;x:instd_logic;y:outstd_logic);endcnt4;architecturebehavofcnt4issignalq:integerrange0to3;beginprocess(clk)beginifclk'eventandclk='1'thenifstart='0'thenq=0;elsifq=0thenq=q+1;ifx='1'theny='1';elsey='0';endif;elsifq=3thenq=0;elseq=q+1;endif;endif;endprocess;endbehav;解调器生成的RTL电路如下：4.2CPSK例化设计思路：为了进行联调，进行例化，把调制端输出口接到解调端输入口，进行波形分析。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdingcengISPORT(en,cp,ina:INSTD_LOGIC;outa:OUTSTD_LOGIC;guangcha:OUTSTD_LOGIC);ENDENTITYdingceng;ARCHITECTUREoneOFdingcengISCOMPONENTcpskport(clk:instd_logic;start:instd_logic;x:instd_logic;y:outstd_logic;f3:outstd_logic);endCOMPONENT;COMPONENTcnt2port(clk:instd_logic;start:instd_logic;x:instd_logic;y:outstd_logic);endCOMPONENT;SIGNALcpsk1_y:STD_LOGIC;BEGINu1:cpskPORTMAP(clk=cp,start=en,x=ina,y=cpsk1_y);u2:cnt2PORTMAP(clk=cp,start=en,x=cpsk1_y,y=outa);guangcha=cpsk1_y;ENDARCHITECTUREone;5.仿真波形分析5.1CPSK调制仿真图分析：载波信号f3（即f1）、f2是通过系统时钟clk分频得到的，且滞后系统时钟一个clk。可见f2与f3相位相差90度，f3落后f2一个时钟，当当基带信号x为‘1’时，输出信号y为f3。当基带信号x为‘0’时，输出信号y为f2。5.2CPSK解调仿真图分析：正确进行了解调，当q=0时，根据x的电平来进行对判决。Guangcha是调制器的输出波形，解调输出信号outa滞后输入信号ina一个clk且相反。