可编程逻辑器件设计实验报告

可编程逻辑器件设计实验报告实验名称：QuartusII基础实验实验目的：使用QuartusII设计并完成一个简单的逻辑电路实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：使用QuartusII设计并完成一个简单的逻辑电路1、实验步骤（1）创建工程（2）创建文件（3）编译工程（4）观察RTL视图（5）仿真2、VerilogHDL代码采用原理图输入3、RTL视图4、仿真结果装订线可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：简单D触发器1、实验步骤（1）创建工程（2）创建文件（3）编译工程（4）观察RTL视图（5）仿真2、VerilogHDL代码module_DFF(clk,d,q);inputclk,d;outputq;regq;always@(posedgeclk)beginq=d;endendmodule3、RTL视图4、仿真结果DENAQPRECLRclkqdq~reg0装订线可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：同步置数的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleCFQ(clk,d,load,q);inputclk,d,load;outputq;regq;always@(posedgeclk)beginif(!load)q=1;elseq=d;endendmodule3、RTL视图4、仿真结果011DENAQPRECLRq~0clkdloadqq~reg0装订线可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：同步置数异步清零的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module_DFf(clk,d,load,rest,q);inputclk,d,load,rest;outputq;regq;always@(posedgeclkornegedgerest)beginif(!rest)q=0;elseif(!load)q=1;elseq=d;endendmodule3、RTL视图4、仿真结果01DENAQPRECLR1q~reg0clkdloadrestqq~0装订线可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：带Q_n输出的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduled_q(in,clk,q,set,a,reset,q_n);inputclk,in,set,a,reset;outputregq,q_n;always@(posedgeclk,negedgereset)beginq_n=~q;if(!reset)q=0;elseif(!set)q=a;elseq=in;end3、RTL视图4、仿真结果装订线可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：4选1数据选择器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulemux4_1(in0,in1,in2,in3,s0,s1,out);inputs0,s1;inputin0,in1,in2,in3;outputout;regout;always@(in0,in1,in2,in3,s0,s1)begincase({s0,s1})2'b00:out=in0;2'b01:out=in1;2'b10:out=in2;2'b11:out=in3;default:out=1'bz;endcaseendendmodule3、RTL视图4、仿真结果SEL[1..0]DATA[3..0]OUTMUXin0in1in2in3s0s1outMux0装订线可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：6选1数据选择器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulemux6_1(in0,in1,in2,in3,in4,in5,s0,s1,s2,out);inputs0,s1,s2;inputin0,in1,in2,in3,in4,in5;outputout;regout;always@(in0,in1,in2,in3,in4,in5,s0,s1,s2)begincase({s0,s1,s2})3'b000:out=in0;3'b001:out=in1;3'b010:out=in2;3'b011:out=in3;3'b100:out=in4;3'b101:out=in5;default:out=1'bz;endcaseendendmodule3、RTL视图装订线4、仿真结果SEL[2..0]DATA[7..0]OUTMUXSEL[2..0]DATA[7..0]OUTMUXIO_BUF(TRI)Mux02'h0--Mux18'h3F--out~1in0in1in2in3in4in5s0s1s2out可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：38译码器（assign语句实现）1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleas_38(a,q);input[2:0]a;output[7:0]q;parameterm=8'b00000001;assignq=(ma);endmodule3、RTL视图4、仿真结果装订线可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：38译码器（always语句实现）1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleyima3_8(in0,in1,in2,out);inputin0,in1,in2;output[7:0]out;reg[7:0]out;always@(in0,in1,in2,out)begincase({in2,in1,in0})3'b000:out=8'b00000001;3'b001:out=8'b00000010;3'b010:out=8'b00000100;3'b011:out=8'b00001000;3'b100:out=8'b00010000;3'b101:out=8'b00100001;3'b110:out=8'b01000001;3'b111:out=8'b10000001;default:out=2'bz;endcaseendendmodule3、RTL视图IN[2..0]OUT[7..0]DECODERWideOr0in0in1in2out[7..0]Decoder0装订线4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个模10计数器（异步清零，同步置数）1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulem10(clk,set,reset,qout,data,cout);inputclk,set,reset;input[3:0]data;outputreg[3:0]qout;outputregcout;always@(posedgeclk,negedgereset)beginif(!reset)beginqout=0;cout=0;endelseif(set==0)beginqout=data;cout=0;endelseif(qout9)beginqout=qout+1;cout=0;endelsebeginqout=0;cout=1;endendendmodule装订线3、RTL视图4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个模60计数器（异步清零，同步置数）1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulem_60(clk,load,reset,a,cnt,cout);inputclk,load,reset;input[5:0]a;outputcout;output[5:0]cnt;reg[5:0]cnt;regcout;always@(posedgeclkornegedgereset)beginif(!reset)cnt=6'b00_0000;elseif(load)cnt=a;elsebeginif(cnt6'd59)begincnt=cnt+1;cout=0;endelsebegincout=1;cnt=6'b00_0000;endendendendmodule3、RTL视图装订线4、仿真结果+A[5..0]B[5..0]ADDERDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLRDENAQPRECLR01DENAQPRECLRA[5..0]B[5..0]LESS_THANSELDATAADATABOUT0MUX21SELDATAADATABOUT0MUX21cnt[0]~reg0cnt[1]~reg0cnt[2]~reg0cnt[3]~reg0cnt[4]~reg0cnt[5]~reg0cout~0cout~reg0LessThan06'h3B--cnt~[5..0]6'h00--cnt~[11..6]clkloadresetcouta[5..0]cnt[5..0]Add06'h01--可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个BCD码计数器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleadd